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Synopsys近日宣布與TSMC合作，共同為T(mén)SMC 22nm超低功耗（ULP）與22nm超低漏電（ULL）平臺開(kāi)發(fā)DesignWare 基礎IP。該基礎IP包含用于TSMC 22nm工藝的邏輯庫、嵌入式內存以及一次性可編程（one-time programmable，OTP）非揮發(fā)性?xún)却妫╪on-volatile memories，NVM），能協(xié)助設計人員大幅降低功耗，同時(shí)滿(mǎn)足各式應用的性能需求。DesignWare Duet Package包括了具備面積優(yōu)化的高速低功耗嵌入式內存、使用標準核心氧化物（core oxide）或厚IO 氧化物以實(shí)現低漏電率的邏輯庫、內存測試與修復能力以及功耗優(yōu)化套件，能為SoC帶來(lái)最佳的結果質(zhì)量。 DesignWare HPC設計套件內容包括高速、高密度的內存實(shí)例（memory instance）和邏輯單元，能協(xié)助SoC設計人員進(jìn)行CPU、GPU與DSP核心的優(yōu)化，以達到速度、面積與功耗的最佳平衡。用于TSMC 22nm ULP與22nm ULL工藝的DesignWare OTP NVM IP無(wú)須額外的光罩層數或制程步驟，且能以最少的硅足跡（footprint）達到高產(chǎn)出、高安全性及高可靠性。 TSMC設計基礎架構營(yíng)銷(xiāo)事業(yè)部資深處長(cháng)Suk Lee表示：“TSMC與Synopsys多年成功的合作經(jīng)驗有助于雙方客戶(hù)實(shí)現SoC在性能、功耗及芯片面積的目標。通過(guò)為T(mén)SMC 22nm ULP與22nm ULL工藝提供DesignWare 基礎IP，Synopsys作為業(yè)界領(lǐng)導廠(chǎng)商，持續提供通過(guò)驗證的IP解決方案，協(xié)助設計人員減少設計工作量，同時(shí)在TSMC最新技術(shù)中實(shí)現設計目標�！� Synopsys營(yíng)銷(xiāo)副總裁John Koeter也表示：“Synopsys與TSMC密切合作已歷經(jīng)了多個(gè)TSMC工藝時(shí)代。我們所提供的高質(zhì)量基礎IP能協(xié)助設計人員滿(mǎn)足SoC在功耗、性能與面積的需求。為T(mén)SMC 22nm ULP 與22nm ULL工藝提供DesignWare邏輯庫與嵌入式內存IP，能協(xié)助設計人員大幅降低目標應用的功耗，并加快產(chǎn)品的上市腳步。 上市情況 針對TSMC 22nm ULP 與22nm ULL工藝的DesignWare Duet Package與HPC設計套件預計于今年第三季度上市。用于22nm ULP工藝的DesignWare OTP NVM IP預計于今年第三季度上市，而用于22nm ULL工藝的OTP NVM IP則計劃在明年第一季度上市。 |
