|
Synopsys近日宣布， Synopsys 設計平臺獲得TSMC最新版且最先進(jìn)的5nm工藝技術(shù)認證，可用于客戶(hù)先期設計。通過(guò)與TSMC的早期密切協(xié)作，IC Compiler II 的布局及布線(xiàn)解決方案采用下一代布局和合法化技術(shù)，最大限度地提高可布線(xiàn)性和總體設計利用率。借助重要的設計技術(shù)協(xié)同優(yōu)化工作，通過(guò)使用PrimeTime Signoff和StarRC提取技術(shù)實(shí)現ECO閉合，IC Compiler II 實(shí)現了對高度緊湊的單元庫的支持。對于TSMC 5nm極紫外光刻（EUV）技術(shù)來(lái)說(shuō)，通過(guò)部署非缺省規則處理和布線(xiàn)層優(yōu)化的通用技術(shù)，最大限度地提高了寄生優(yōu)化的新機會(huì )，從而創(chuàng )建出高度收斂的RTL-to-GDSII實(shí)現方案。 PrimeTime時(shí)序分析和Signoff認證解決方案中的先進(jìn)技術(shù)，已擴展到整個(gè)數字實(shí)現平臺，以實(shí)現面向TSMC 5nm工藝節點(diǎn)的快速增長(cháng)市場(chǎng)的差異化設計。PrimeTime中的參數化片上偏差 (POCV) 分析得到了加強，可精確獲取由于工藝縮放和低電壓運行而導致的非線(xiàn)性變化，而這些手段過(guò)去常用于實(shí)現上述目標應用的能源效率。 TSMC 5nm認證還包括IC Validator物理驗證Signoff，支持DRC、LVS和金屬填充。TSMC發(fā)布設計規則的同時(shí)也發(fā)布運行集。TSMC和 Synopsys 之間的深度技術(shù)合作可實(shí)現先進(jìn)的工藝特性，如新的多網(wǎng)格填充優(yōu)化和LVS雙層次抽取。 為了加速可靠的模擬定制和數�；旌闲盘栐O計, HSPICE仿真器以及 CustomSim和 FineSim FastSPICE 仿真器也都進(jìn)行了優(yōu)化，可支持TSMC 5nm FinFET工藝。該解決方案結合CustomSim先進(jìn)的IR/EM 可靠性分析能力，加快了AMS驗證，以支持可靠的AMS設計。 TSMC設計基礎架構營(yíng)銷(xiāo)事業(yè)部資深處長(cháng)Suk Lee表示: “我們與Synopsys在5nm工藝的合作可以為客戶(hù)在設計過(guò)程中帶來(lái)更高性能和更低功耗。為幫助客戶(hù)在5nm工藝技術(shù)的支持下實(shí)現目標PPA，TSMC和Synopsys一直在廣泛的設計風(fēng)格上展開(kāi)合作，以推動(dòng)并讓設計性能實(shí)現最大化�！� Synopsys設計事業(yè)群營(yíng)銷(xiāo)和業(yè)務(wù)開(kāi)發(fā)副總裁Michael Jackson表示：“考慮到5nm工藝技術(shù)在規則和進(jìn)步方面的復雜性，我們必須進(jìn)一步提早開(kāi)始與TSMC的合作周期。此外，我們還必須提早開(kāi)始與早期5nm技術(shù)采用者的接觸。新工藝節點(diǎn)正在以前所未有的速度引入，我們與TSMC的合作確保了企業(yè)設計人員能夠在新節點(diǎn)上滿(mǎn)懷信心地設計，同時(shí)最大限度地提高他們的投資回報�！� TSMC可提供Synopsys Design Platform技術(shù)文件、庫和寄生參數，以便在5nm技術(shù)工藝中進(jìn)行先期設計。獲得TSMC 5nm FinFET工藝認證的 Synopsys Design Platform的主要產(chǎn)品和特點(diǎn)包括: • IC Compiler II 布局和布線(xiàn): 全自動(dòng)、全著(zhù)色布線(xiàn)及抽取支持，下一代布局和合法化技術(shù)以減少單元占板面積縮小，實(shí)現高設計利用率的高級合法化和引腳訪(fǎng)問(wèn)建模，以及實(shí)現通孔柱技術(shù)的流量部署，最大限度提高性能和器件產(chǎn)量； • PrimeTime Signoff時(shí)間：低電壓的高級建模； • StarRC Signoff提�。篎inFET 器件擴展的高級建模； • IC Validator物理驗證Signoff: 同時(shí)開(kāi)發(fā)DRC、LVS和填充運行集，TSMC發(fā)布設計規則的同時(shí)也發(fā)布DRC 運行集； • HSPICE，CustomSim和FineSim仿真解決方案: 采用Monte Carlo功能支持的FinFET 器件建模；提供精確電路仿真結果，可實(shí)現模擬、邏輯、高頻和SRAM設計； • Custom Compiler自定義設計：支持TSMC 5nm新版圖設計規則； • NanoTime自定義時(shí)序分析：基于高級轉換的POCV變量分析和增強信號完整性分析，優(yōu)化嵌入式SRAM和自定義宏的入侵處理； • ESP 自定義功能驗證: 用于 SRAM、宏和庫單元設計的晶體管級形式化等價(jià)性驗證； • CustomSim可靠性分析：用于高級 EM規則支持的精確動(dòng)態(tài)晶體管級 IR/EM 分析。 |
