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至簡(jiǎn)設計法經(jīng)典案例4 案例4. 當收到en=1時(shí)，dout間隔1個(gè)時(shí)鐘后，產(chǎn)生2個(gè)時(shí)鐘周期的高電平脈沖，并且重復3次。 上面波形圖顯示了描述的功能。第3個(gè)時(shí)鐘上升沿收到en==1，所以dout間隔1個(gè)時(shí)鐘后變1并且持續2個(gè)時(shí)鐘周期，這個(gè)動(dòng)作重復3次，結束。 看到大于1的數字，就知道要計數。下面的計數方式非常普遍： 即用一個(gè)計數器，從頭數到尾。這個(gè)計數器的設計很簡(jiǎn)單，但產(chǎn)生dout信號就不容易了。 明德?lián)P推薦的計數方式如下： 利用2個(gè)計數器。cnt0就如案例2一樣，數的是間隔和高電平時(shí)鐘；而計數器cnt1數的是重復次數。 如案例2相同，需要添加信號flag_add來(lái)指示cnt0的加1區域，波形如下圖。 所以cnt0的加1條件是flag_add==1，計數3個(gè)就清零。 仔細觀(guān)察cnt1可以看到，每次cnt0數完后，cnt1就會(huì )加1。所以cnt1的加1條件是end_cnt0，計數3個(gè)就清零。從而我們可以設計出cnt0和cnt1的代碼，輸入Jsq2，即可調出模板。 flag_add有兩個(gè)變化點(diǎn)：變1和變0。變1是因為en==1，變0是因為重復次數都完了，也就是end_cnt1。所以flag_add代碼如下。 dout有兩個(gè)變化點(diǎn)：變1和變0。在cnt0數到1時(shí)（一個(gè)間隔）時(shí)變1，在cnt0數完時(shí)變0，所以dout的代碼如下。 至此，本工程的主體程序已經(jīng)設計完畢，之后需要讀者補充信號定義、輸入輸出定義了。 將module的名稱(chēng)定義為my_ex3。并且我們已經(jīng)知道該模塊有5個(gè)信號：clk、rst_n、en和dout。為此，代碼如下： 其中clk、rst_n、en是輸入信號，dout是輸出信號，并且4個(gè)信號都是1比特的，根據這些信息，我們補充輸入輸出端口定義。代碼如下： 接下來(lái)定義信號類(lèi)型。 cnt0是用always產(chǎn)生的信號，因此類(lèi)型為reg。cnt0計數的最大值為2，需要用2根線(xiàn)表示，即位寬是2位。add_cnt0和end_cnt0都是用assign方式設計的，因此類(lèi)型為wire。并且其值是0或者1，1個(gè)線(xiàn)表示即可。因此代碼如下： cnt1是用always產(chǎn)生的信號，因此類(lèi)型為reg。cnt1計數的最大值為2，需要用2根線(xiàn)表示，即位寬是2位。add_cnt1和end_cnt1都是用assign方式設計的，因此類(lèi)型為wire。并且其值是0或者1，1個(gè)線(xiàn)表示即可。因此代碼如下： dout是用always方式設計的，因此類(lèi)型為reg。并且其值是0或者1，1根線(xiàn)表示即可。因此代碼如下： flag_add是用always方式設計的，因此類(lèi)型為reg。并且其值是0或者1，1根線(xiàn)表示即可。因此代碼如下： 至此，整個(gè)代碼的設計工作已經(jīng)完成。整體代碼如下：
本題中，我們設計了2個(gè)計數器，從而使得dout的設計非常簡(jiǎn)單。計數器的組合使用，對設計的復雜度有非常大的影響。合理和正確使用，將能設計出賞心悅目的代碼。 |
