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當前最流行的硬件設計語(yǔ)言有兩種，即 VHDL 與 Verilog HDL，兩者各有優(yōu)劣，也各有相當多的擁護者。VHDL 語(yǔ)言由美國軍方所推出，最早通過(guò)國際電機工程師學(xué)會(huì )（IEEE）的標準，在北美及歐洲應用非常普遍。而 Verilog HDL 語(yǔ)言則由 Gateway 公司提出，這家公司輾轉被Cadence所購并，并得到Synopsys的支持。在得到這兩大 EDA 公司的支持后，也隨后通過(guò)了 IEEE 標準，在美國、日本及中國臺灣地區使用非常普遍。 我們把這兩種語(yǔ)言具體比較下： 1．整體結構 
點(diǎn)評： 兩者結構基本相似，并行語(yǔ)句的種類(lèi)也類(lèi)似； VHDL語(yǔ)言需要進(jìn)行大量說(shuō)明，程序通常比較長(cháng)； Verilog HDL通常不進(jìn)行說(shuō)明，或只進(jìn)行非常簡(jiǎn)短的說(shuō)明，程序比較簡(jiǎn)短。 2．數據對象及類(lèi)型 VHDL 常量 信號 變量 9種預定義類(lèi)型 各類(lèi)用戶(hù)定義類(lèi)型 可描述各類(lèi)不同的量 必須進(jìn)行類(lèi)型說(shuō)明 運算時(shí)必須考慮類(lèi)型的一致性和適用性 Verilog HDL 常量： 數量，參量 變量：網(wǎng)絡(luò )型 寄存器型 類(lèi)型種類(lèi)少 運算時(shí)所受的約束少 3．運算符號 運算主要分為3類(lèi) ： 算術(shù)運算 邏輯運算 關(guān)系運算 算術(shù)運算 VHDL中有10種 但很多都不能進(jìn)行綜合，只能用于行為描述 Verilog HDL中只有能夠綜合的5種 邏輯運算 VHDL中 有常用的6種，均用字符形式表達 Verilog HDL中有3類(lèi)共14種， 分為一般邏輯運算，位邏輯運算，縮減邏輯運算 關(guān)系運算 VHDL中有6種 Verilog HDL中有2類(lèi)共8種，對比增加了全等和不全等（用于對不定態(tài)比較）。 除了以上3類(lèi)運算外，VHDL中還有連接運算，Verilog HDL中還有連接運算、移位運算和條件運算。 點(diǎn)評： VHDL的運算劃分比較抽象，適應面較廣 Verilog HDL的運算劃分比較具體，對邏輯代數反映更細致一些。 4．語(yǔ)句 兩種語(yǔ)言的語(yǔ)句都分為并行語(yǔ)句和順序語(yǔ)句，并行語(yǔ)句在主程序中使用，順序語(yǔ)句只能在子結構中使用； 并行語(yǔ)句都分為3種形式：
5．子結構 function function 'define procedure task 6．附加結構 library package 'include 7．典型程序對比： 8位4選1MUX
8位加法器
8位二進(jìn)制加法計數器
序列信號發(fā)生器：kser 預先設計模塊：8選1MUX：MUX8 控制輸入a[2..0] 數據輸入d[7..0] 數據輸出y 3位2進(jìn)制加法計數器：COUNTER3 時(shí)鐘輸入 clk 狀態(tài)輸出q[2..0] 設計要求：按照時(shí)鐘節拍，由y端口循環(huán)順序輸出“11110101”序列信號
初學(xué)者往往頭疼于選哪種入門(mén)合適。其實(shí)，隨便選一種即可。最關(guān)鍵的是要養成良好的代碼編寫(xiě)風(fēng)格，在滿(mǎn)足功能和性能目標的前提下，增強代碼的可讀性、可移植性。 良好代碼編寫(xiě)風(fēng)格的通則概括如下： （1） 對所有的信號名、變量名和端口名都用小寫(xiě)，這樣做是為了和業(yè)界的習慣保持一致；對常量名和用戶(hù)定義的類(lèi)型用大寫(xiě)； （2） 使用有意義的信號名、端口名、函數名和參數名； （3） 信號名長(cháng)度不要太長(cháng)； （4） 對于時(shí)鐘信號使用clk 作為信號名，如果設計中存在多個(gè)時(shí)鐘，使用clk 作為時(shí)鐘信號的前綴； （5） 對來(lái)自同一驅動(dòng)源的信號在不同的子模塊中采用相同的名字，這要求在芯片總體設計時(shí)就定義好頂層子模塊間連線(xiàn)的名字，端口和連接端口的信號盡可能采用相同的名字； （6） 對于低電平有效的信號，應該以一個(gè)下劃線(xiàn)跟一個(gè)小寫(xiě)字母b 或n 表示。注意在同一個(gè)設計中要使用同一個(gè)小寫(xiě)字母表示低電平有效； （7） 對于復位信號使用rst 作為信號名，如果復位信號是低電平有效，建議使用rst_n； （8） 當描述多比特總線(xiàn)時(shí)，使用一致的定義順序，對于verilog 建議采用bus_signal[x:0]的表示； （9） 盡量遵循業(yè)界已經(jīng)習慣的一些約定。如*_r 表示寄存器輸出，*_a 表示異步信號，*_pn 表示多周期路徑第n 個(gè)周期使用的信號，*_nxt 表示鎖存前的信號，*_z 表示三態(tài)信號等； （10）在源文件、批處理文件的開(kāi)始應該包含一個(gè)文件頭、文件頭一般包含的內容如下例所示：文件名，作者，模塊的實(shí)現功能概述和關(guān)鍵特性描述，文件創(chuàng )建和修改的記錄，包括修改時(shí)間，修改的內容等； （11）使用適當的注釋來(lái)解釋所有的always 進(jìn)程、函數、端口定義、信號含義、變量含義或信號組、變量組的意義等。注釋?xiě)摲旁谒⑨尩拇a附近，要求簡(jiǎn)明扼要，只要足夠說(shuō)明設計意圖即可，避免過(guò)于復雜； （12）每一行語(yǔ)句獨立成行。盡管VHDL 和Verilog 都允許一行可以寫(xiě)多個(gè)語(yǔ)句，當時(shí)每個(gè)語(yǔ)句獨立成行可以增加可讀性和可維護性。同時(shí)保持每行小于或等于72 個(gè)字符，這樣做都是為了提高代碼得可讀性； （13）建議采用縮進(jìn)提高續行和嵌套語(yǔ)句得可讀性�？s進(jìn)一般采用兩個(gè)空格，如西安交通大學(xué)SOC 設計中心2 如果空格太多則在深層嵌套時(shí)限制行長(cháng)。同時(shí)縮進(jìn)避免使用TAB 鍵，這樣可以避免不同機器TAB 鍵得設置不同限制代碼得可移植能力； （14）在RTL 源碼的設計中任何元素包括端口、信號、變量、函數、任務(wù)、模塊等的命名都不能取Verilog 和VHDL 語(yǔ)言的關(guān)鍵字； （15）在進(jìn)行模塊的端口申明時(shí)，每行只申明一個(gè)端口，并建議采用以下順序： 輸入信號的clk、rst、enables other control signals、data and address signals。然后再申明輸出信號的clk、rst、enalbes other control signals、data signals； （16）在例化模塊時(shí)，使用名字相關(guān)的顯式映射而不要采用位置相關(guān)的映射，這樣可以提高代碼的可讀性和方便debug 連線(xiàn)錯誤； （17）如果同一段代碼需要重復多次，盡可能使用函數，如果有可能，可以將函數通用化，以使得它可以復用。注意，內部函數的定義一般要添加注釋?zhuān)@樣可以提高代碼的可讀性； （18）盡可能使用循環(huán)語(yǔ)句和寄存器組來(lái)提高源代碼的可讀性，這樣可以有效地減少代碼行數； （19）對一些重要的always 語(yǔ)句塊定義一個(gè)有意義的標號，這樣有助于調試。注意標號名不要與信號名、變量名重復； （20）代碼編寫(xiě)時(shí)的數據類(lèi)型只使用IEEE 定義的標準類(lèi)型，在VHDL 語(yǔ)言中，設計者可以定義新的類(lèi)型和子類(lèi)型，但是所有這些都必須基于IEEE 的標準； （21）在設計中不要直接使用數字，作為例外，可以使用0 和1。建議采用參數定義代替直接的數字。同時(shí)，在定義常量時(shí)，如果一個(gè)常量依賴(lài)于另一個(gè)常量，建議在定義該常量時(shí)用表達式表示出這種關(guān)系； （22）不要在源代碼中使用嵌入式的dc_shell 綜合命令。這是因為其他的綜合工具并不認得這些隱含命令，從而導致錯誤的或較差的綜合結果。即使使用Design Compiler，當綜合策略改變時(shí)，嵌入式的綜合命令也不如放到批處理綜合文件中易于維護。這個(gè)規則有一個(gè)例外的綜合命令，即編譯開(kāi)關(guān)的打開(kāi)和關(guān)閉可以嵌入到代碼中； （23）在設計中避免實(shí)例化具體的門(mén)級電路。門(mén)級電路可讀性差，且難于理解和維護，如果使用特定工藝的門(mén)電路，設計將變得不可移植。如果必須實(shí)例化門(mén)電路，我們建議采用獨立于工藝庫的門(mén)電路，如SYNOPSYS 公司提供的GTECH 庫包含了高質(zhì)量的常用的門(mén)級電路； （24）避免冗長(cháng)的邏輯和子表達式； （25）避免采用內部三態(tài)電路，建議用多路選擇電路代替內部三態(tài)電路。 |
