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玩轉Zynq連載17——新建Vivado工程 更多資料共享 騰訊微云鏈接：https://share.weiyun.com/5s6bA0s 百度網(wǎng)盤(pán)鏈接：https://pan.baidu.com/s/1XTQtP5LZAedkCwQtllAEyw 提取碼：ld9c 
騰訊微云鏈接：https://share.weiyun.com/5s6bA0s 百度網(wǎng)盤(pán)鏈接：https://pan.baidu.com/s/1XTQtP5LZAedkCwQtllAEyw 提取碼：ld9c 在本節，我們一起來(lái)動(dòng)手使用Vivado創(chuàng )建一個(gè)FPGA工程。 首先，我們在電腦的硬盤(pán)中創(chuàng )建一個(gè)名為“project”的文件夾，注意這個(gè)文件夾所在的路徑名稱(chēng)中不要有任何的中文和符號（下劃線(xiàn)除外），即以數字和字母為主，例如筆者的路徑為“D:\myfpga\Zstar\project”。 打開(kāi)Vivado，進(jìn)入主界面后，如圖所示，我們點(diǎn)擊“Creat New Project”圖標來(lái)新建一個(gè)工程。
如圖所示，出現提示界面，點(diǎn)擊“Next”按鈕繼續。
如圖所示，輸入工程名（Project name）和工程存放路徑（Project location），Create project subdirectory選項用于選擇是否在已經(jīng)設定的工程存放路徑中再創(chuàng )建一個(gè)和工程名同名稱(chēng)的文件夾用于存放當前工程（本實(shí)例沒(méi)有勾選它，意味著(zhù)最終工程存放路徑是E:/myfpga/Zstar/project/zstar_ex01）。 如圖所示，勾選RTL Project，然后點(diǎn)擊Next繼續下一步。
如圖所示，在Add Sources頁(yè)面中，若有已經(jīng)編寫(xiě)好的Verilog或VHDL代碼源文件，可以添加點(diǎn)擊+進(jìn)行添加；若沒(méi)有，直接點(diǎn)擊Next到下一步。
如圖所示，Add Existing IP頁(yè)面也一樣，若沒(méi)有已經(jīng)設計好的IP文件需要添加，則繼續Next進(jìn)入下一步。
如圖所示，若有約束文件也可以添加進(jìn)來(lái)，沒(méi)有就繼續Next進(jìn)入下一步。
如圖所示，選擇xc7z010clg400-3為當前工程的FPGA器件型號。 最后會(huì )彈出如圖所示的New Project Summary界面，將前面設定的所有工程信息羅列出來(lái)，便于核對，我們點(diǎn)擊Finish完成工程的創(chuàng )建。
此時(shí)，如圖所示，Vivado的工程主界面呈現到我們眼前了。
并且如圖所示，在文件夾“project/zstar_ex01”下，自動(dòng)產(chǎn)生了一些工程文件。
恭喜你，Vivado工程新建完畢。 |
