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在網(wǎng)絡(luò )通訊領(lǐng)域，ATM交換機、核心路由器、千兆以太網(wǎng)以及各種網(wǎng)關(guān)設備中，系統數據速率、時(shí)鐘速率越來(lái)越高，同時(shí)相應處理器的工作頻率也不斷提高；數據、語(yǔ)音、圖象的傳輸速度已經(jīng)遠遠高于500Mbps，數百兆乃至數G的背板也日趨普遍。所有這些數字系統速度的提高必將意味著(zhù)信號的上升、下降時(shí)間盡可能短，由數字信號頻率和邊沿速率提高而產(chǎn)生的一系列高速設計問(wèn)題也變得越來(lái)越突出。高速問(wèn)題的出現給硬件設計帶來(lái)了更大的挑戰，有許多在邏輯方面看來(lái)很正確的設計，如果在實(shí)際PCB設計中高速問(wèn)題處理不當就會(huì )導致整個(gè)設計失敗，這種情形在日益追求高速的網(wǎng)絡(luò )通訊領(lǐng)域更加明顯。“高速數字電路設計超越了簡(jiǎn)單的“1”與“0”的世界而進(jìn)入模擬電路領(lǐng)域，避免傳輸線(xiàn)效應造成的系統故障是設計師們必須認真解決的問(wèn)題。”專(zhuān)家預測，在未來(lái)的硬件電路設計開(kāi)銷(xiāo)方面，邏輯功能設計的開(kāi)銷(xiāo)將大為縮減，而與高速設計相關(guān)的開(kāi)銷(xiāo)將占總開(kāi)銷(xiāo)的80%甚至更多，因此高速設計的問(wèn)題已經(jīng)成了電子產(chǎn)品設計中的重中之重。高速問(wèn)題已成為系統設計能否成功的重要因素之一。 因高速問(wèn)題而產(chǎn)生的信號過(guò)沖、下沖、反射、振鈴、串擾等將嚴重影響系統的正常時(shí)序，系統時(shí)序余量的減少迫使我們關(guān)注影響數字波形時(shí)序和質(zhì)量的各種現象。由于速度的提高而使時(shí)序變得苛刻的時(shí)候，無(wú)論事先你對系統原理理解得有多么透徹，任何忽略和簡(jiǎn)化都可能會(huì )給系統帶來(lái)嚴重的后果。 我們目前在設計單板時(shí)，經(jīng)常用到的高速總線(xiàn)有PCI、60X、MPX、SDRAM（包括DDR SDRAM）等，這些總線(xiàn)最低33M(PCI)，最高可達200M(DDR400)。隨著(zhù)需求的不斷提高，高速芯片的不斷應用，我們面臨的可能會(huì )是更高速的總線(xiàn)設計。因此我們現在積累一些高速總線(xiàn)設計的知識和經(jīng)驗顯得尤為重要。 |
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