*@《Verilog VHDL程序設計教程》135個(gè)經(jīng)典設計實(shí)例

發(fā)布時(shí)間：2011-4-16 23:19    發(fā)布者：1770309616
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《Verilog VHDL程序設計教程》135個(gè)經(jīng)典設計實(shí)例







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speedgrass 發(fā)表于 2011-4-17 04:12:14
多謝
jeremy414560967 發(fā)表于 2011-4-18 10:59:05
非常感謝，很好的資料
picese_zhu 發(fā)表于 2011-4-18 18:02:49
it very good, thank you
chyb 發(fā)表于 2011-4-19 20:56:52
非常好！
tuziy 發(fā)表于 2011-4-20 18:36:30
頂�。�！正要學(xué)
health 發(fā)表于 2011-4-21 20:28:14
verilog，看看。謝謝！
iamfzm 發(fā)表于 2011-4-23 15:52:15
支持樓主，喜歡Verilog
rinllow5 發(fā)表于 2011-4-23 16:58:32
謝謝�。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。�！
rinllow5 發(fā)表于 2011-4-23 17:02:20
謝謝�。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。�！
linkai_joseph 發(fā)表于 2011-4-23 20:45:44
hao
hkhxj 發(fā)表于 2011-4-24 07:35:52
好東西，支持�。�！
longway 發(fā)表于 2011-4-26 12:30:28
希望不是老東西
hellozhxy 發(fā)表于 2011-4-26 19:22:43
正在學(xué)這個(gè)，非常感謝！
guoyanjie1984 發(fā)表于 2011-4-27 14:28:54
謝謝樓主，慷慨
終極嵌入式 發(fā)表于 2011-4-27 17:30:09
謝謝樓主��！
miaoxinjxw 發(fā)表于 2011-5-12 21:23:36
很好的
xukuan1989 發(fā)表于 2011-5-31 23:12:08
blackground 發(fā)表于 2011-7-24 14:16:19
謝謝樓主��！
meanwe451 發(fā)表于 2011-7-30 22:05:24
謝謝�。。。。。。。。。。。。。。。。。。。。。。。。。�！
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