邏輯信號的長(cháng)延時(shí)電路

發(fā)布時(shí)間：2011-5-20 10:44    發(fā)布者：circuit_share
關(guān)鍵詞： 邏輯信號 , 延時(shí)電路


如果想要使串行輸入邏輯信號Vt延時(shí)輸出，則可以采用如圖所示的電路。此電路采用一片RAM和一片二進(jìn)制計數器，二者采用同一時(shí)鐘信號CP。在時(shí)鐘信號前半周期內，計數器內容加1，其輸出作為讀出數據的地址。在時(shí)鐘信號后半周期內，新的輸入內容Vf寫(xiě)入到同一單元，此信號須經(jīng)過(guò)td=2n 1Tcp時(shí)間才被讀出，此處Tcp為時(shí)鐘信號周期。
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