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我們可以從下面的幾點(diǎn)來(lái)分析一下pci： 1 、首先，pci系統是一個(gè)同步時(shí)序的體統，而且是common clock方式進(jìn)行的。 2、 pci的電平特點(diǎn)是依靠發(fā)射信號疊加達到預期的電平設計。 3 、pci系統一般是多負載的情況，一個(gè)pci的橋片最多按照pci的規范可以帶6個(gè)負載（好像一般系統也不會(huì )操作5個(gè)）。 4、 pci的拓撲結構可以是菊花鏈等多種拓撲結構，選擇什么樣的拓撲結構需要根據系統的布局和仿真結果進(jìn)行設計。 5、 另外pci的ad信號線(xiàn)是雙向的，需要在布局和仿真的時(shí)候關(guān)注pci的slave和master之間的關(guān)系。 指導了上面的幾個(gè)問(wèn)題我們可以根據pci規范以及pci的仿真結果大致得到下面的幾個(gè)約束： 1 、pci的各個(gè)時(shí)鐘之間的skew不要大于2ns。 2 、pci的flight time不要超過(guò)10ns（自己拿一個(gè)系統計算就知道為什么這樣規定了），這個(gè)是針對33m pci進(jìn)行越是的，這個(gè)延時(shí)只的信號從一個(gè)設備傳輸到另一個(gè)設計后，經(jīng)過(guò)反射回到最初的芯片的傳輸延時(shí)，包括，pcb走線(xiàn)延時(shí)，和因為驅動(dòng)器buffer（包括拓撲）造成的信號畸變的延時(shí)。 3、 pci的阻抗設計需要根據實(shí)際的系統進(jìn)行仿真決定，pci規范的推薦值在50－110ohm之間。 4 、需要考慮一些特殊的信號走線(xiàn)的延時(shí)，比如req＃�？梢圆橐幌乱幏段矣浿�(zhù)應該有特殊的要求。 5 、pci規范上面規定的2.5"和1.5"的大小那是為了規范各個(gè)不同的pci廠(chǎng)家的規范進(jìn)行的。如果你在系統的板上面進(jìn)行設計，只要計算的時(shí)序滿(mǎn)足要求就可以了。 6 、如果存在pci的橋片，這些橋片一般都會(huì )通過(guò)pll或者dll的時(shí)鐘調節pci設計的setup和hold時(shí)間，這些時(shí)鐘的處理可以根據實(shí)際的芯片進(jìn)行調整，一般的要求是延時(shí)和pci clk的一樣，記住這里的延時(shí)不僅僅是指pcb走線(xiàn)的延時(shí)。 7 、如果你設計的是cpci系統，終端電阻是需要考慮的。大家如果有研究就會(huì )發(fā)現cpci系統的槽間距是有要求的，好像是0.8"，為什么？從時(shí)序和pci信號反射的角度考慮，而且需要仿真決定stub長(cháng)度以及電阻的大小。 |
