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摘要： 以三輸入判奇電路設計為例，通過(guò)對其輸出函數表達式的形式變換，分別采用多種門(mén)電路及譯碼器、數據選擇器等74 系列器件進(jìn)行電路設計，給出了7 種電路實(shí)現形式，并分析了各種電路實(shí)現的優(yōu)缺點(diǎn)。此例說(shuō)明了組合邏輯電路設計的靈活性及電路實(shí)現的多樣性，所采用的設計方法對其他組合邏輯電路設計具有一定的啟發(fā)與指導意義。 目前數字電子技術(shù)基礎課程的實(shí)驗內容包括驗證性實(shí)驗、綜合性實(shí)驗、設計性實(shí)驗三部分，每一部分實(shí)驗內容安排的側重點(diǎn)不同。比如設計性實(shí)驗的關(guān)鍵是設計，要求學(xué)生依據設計要求，設計合理的實(shí)驗電路，并選擇器件、安裝調試完成實(shí)驗內容。從教學(xué)實(shí)踐來(lái)看，多數學(xué)生能夠順利完成實(shí)驗要求，但解決問(wèn)題的思路單一，設計過(guò)程靈活性差，不注意創(chuàng )新思維能力的鍛煉。這就要求教師在合理安排實(shí)驗內容的同時(shí)，不斷通過(guò)各種途徑，引導學(xué)生拓寬知識面，創(chuàng )新思維方式，對待同一問(wèn)題，積極探索多種解決問(wèn)題的路徑。組合邏輯電路的設計多種多樣，筆者選擇一種奇偶校驗電路實(shí)現進(jìn)行詳細闡述。 奇偶校驗電路在組合邏輯電路的分析與設計中具有一定的典型性和實(shí)用性，熟悉判奇電路的邏輯功能及電路實(shí)現，有助于加深對組合邏輯電路的理解與掌握。以判奇電路實(shí)現為例，分別討論了用門(mén)電路、譯碼器、數據選擇器的多種實(shí)現方案， 用實(shí)例說(shuō)明了組合邏輯電路設計的靈活性與多樣性。 1 三輸入變量判奇電路的真值表及表達式 對于三輸入變量的判奇問(wèn)題， 設其輸入變量分別用A、B、C 表示，輸出函數用F 表示。當輸入變量的取值組合中有奇數個(gè)1 時(shí)，輸出函數值為1;當輸入變量的取值組合中1 的個(gè)數為偶數時(shí)，輸出函數值為0，依據這種邏輯關(guān)系可列寫(xiě)出三輸入變量判奇電路的真值表如表1 所示。 表1 三輸入判奇電路的真值表 
由真值表1 可見(jiàn)，有4 組輸入變量取值組合使輸出函數值為1，即分別為
2 采用門(mén)電路實(shí)現三輸入變量判奇電路 門(mén)電路實(shí)現三輸入變量判奇電路的方法有很多， 文中列舉如下。 方法一：與或表達式（1）可用反相器、與門(mén)、或門(mén)直接實(shí)現，作其電路圖如圖1 所示。
圖1 采用反相器、與門(mén)、或門(mén)實(shí)現。 用反相器、與門(mén)、或門(mén)實(shí)現三輸入判奇電路，其特點(diǎn)是表達式基本沒(méi)有變化，實(shí)現途徑簡(jiǎn)單明了，缺點(diǎn)是連線(xiàn)較多，電路復雜。 方法二：與或表達式（1）也可用反相器、與或門(mén)實(shí)現，電路圖如圖2 所示。
圖2 采用反相器、與或門(mén)實(shí)現 由上述兩種不同門(mén)電路設計方法實(shí)現三輸入變量判奇電路可以得出，方法一和方法二雖然實(shí)現邏輯簡(jiǎn)單，但是都連線(xiàn)太多，浪費資源。 同一邏輯問(wèn)題的邏輯函數表達式是不具備唯一性的。對三變量輸入判奇邏輯問(wèn)題的輸出函數表達式（1）進(jìn)行變換如下所示：
方法三：根據上述表達式（2）得出，三輸入變量判奇電路也可采用異或門(mén)實(shí)現，其電路如圖3 所示。
圖3 采用異或門(mén)實(shí)現 由圖3 所示電路可見(jiàn)，對于三輸入變量判奇的邏輯問(wèn)題，當采用異或門(mén)實(shí)現時(shí)，相比于方法一和方法二，電路中的連線(xiàn)較少，電路簡(jiǎn)單明了，實(shí)現簡(jiǎn)單。 對于異或邏輯表達式也可以稍作變換得出：
即一個(gè)異或門(mén)可用4 個(gè)2 輸入與非門(mén)實(shí)現， 所以三輸入判奇電路又可用8 個(gè)2 輸入與非門(mén)實(shí)現，電路如圖4 所示。
圖4 采用2 輸入與非門(mén)實(shí)現 3 采用74138 譯碼器實(shí)現三輸入變量判奇電路 譯碼器的電路結構表明，在適當的連接條件下，譯碼器實(shí)際上是一個(gè)最小項發(fā)生器。依據邏輯代數的基本原理，任何一個(gè)邏輯函數表達式都可以變換為最小項表達式。因此，譯碼器與適當的門(mén)電路結合，可以實(shí)現給定的邏輯函數。對于三輸入變量的判奇問(wèn)題， 利用74138 譯碼器并配備適當的門(mén)電路亦可實(shí)現。由74138 譯碼器的功能表可知：
在（4）式中，當G1=1，G2A=G2B=0 時(shí)，有Yi=m軓i.如果把給定邏輯函數的輸入變量連與74138 譯碼器的A2A1A0輸入端相連接，比如取A2A1A0=ABC，則邏輯函數表達式（1）可變換為：
�。�5）式表明，三輸入變量判奇電路可以利用74138 譯碼器和四輸入與非門(mén)實(shí)現，其電路如圖5 所示。
圖5 三輸入判奇電路的譯碼器和與非門(mén)實(shí)現 4 采用數據選擇器實(shí)現三輸入變量判奇電路 數據選擇器的輸出與輸入關(guān)系的一般表達式為：
�。ㄊ剑�6 中EN 是輸入使能控制信號，mi是地址輸入變量構成的最小項，Di表示數據輸入。當使能輸入信號有效時(shí)，如果把數據輸入作為控制信號，則當Di= 1 時(shí)，其對應的最小項mi在表達式中出現，當Di= 0 時(shí)，其對應的最小項mi在表達式中就不出現。所以，數據選擇器的輸出表達式事實(shí)上是受數據輸入端控制的最小項之和表達式�？紤]到任何一個(gè)邏輯函數表達式都可以變換為最小項表達式，因此，只要邏輯函數的輸入變量接到數據選擇器的地址選擇輸入端，就可以實(shí)現組合邏輯函數。利用數據選擇器這一特點(diǎn)，亦可實(shí)現三輸入變量的判奇電路。 如果選用八選一數據選擇器實(shí)現三輸入變量的判奇電路，此時(shí)，函數的輸入變量個(gè)數與數據選擇器的地址變量個(gè)數相同。如果令A2A1A0 =ABC，使能輸入端接地，則（6）式變?yōu)椋?br />
比較（1）與（7）式，可見(jiàn)只要D0=D3=D5=D6=0，D1=D2=D4=D7=1，則有Y=F.由此可作電路圖如圖6（a）所示。也可以采用四選一數據選擇器實(shí)現，其電路之一如圖6（b）所示。
圖6 采用數據選擇器實(shí)現 5 采用反函數取非的方式設計判奇電路在上述的判奇電路設計中， 是按照輸出函數的原函數進(jìn)行分析。邏輯代數的基本定理表明：F=F ，由此可得出組合邏輯電路設計的另一途徑，即先求出F軈 再反相。這樣做看起來(lái)是麻煩一點(diǎn)，但對于某些應用場(chǎng)合，設計過(guò)程并不增加麻煩，反而提供了解決問(wèn)題的一種途徑。對于三輸入變量的判奇電路，在真值表1 中對0 寫(xiě)出F 的反函數有：
對式（8）兩邊取反有：
對于（9）式，可采用反相器、與或非門(mén)實(shí)現，其電路如圖7所示。（9）式同樣可采用74138 譯碼器或者數據選擇器實(shí)現。
圖7 采用反相器及與或非門(mén)實(shí)現 6 結束語(yǔ) 設計性實(shí)驗的關(guān)鍵在于設計過(guò)程， 正確的設計以熟悉基本知識為前提。對于具體的應用問(wèn)題，由于組合邏輯電路元器件的多樣性，為實(shí)現途徑提供了多種可能的選擇，文中以三輸入變量的判奇邏輯問(wèn)題為例， 分析討論了多種電路實(shí)現的途徑，給出了7 種電路實(shí)現方案，用實(shí)例說(shuō)明了邏輯電路設計的靈活性與多樣性。 三輸入變量判奇邏輯電路的設計僅僅是個(gè)例， 通過(guò)其設計途徑的討論在其他邏輯電路設計中舉一反三是目的。利用文中提出的設計思路，同樣可以設計全加器、全減器等其它組合邏輯電路，開(kāi)闊組合邏輯電路設計的視野，培養創(chuàng )新思維能力，指導數字邏輯電路的設計與實(shí)驗。 來(lái)源：電子工程網(wǎng) |
