ZYNQ7035 PL Cameralink回環(huán)例程

發(fā)布時(shí)間:2023-2-24 10:30    發(fā)布者:CoreKernel
關(guān)鍵詞: C6657 , C6678 , Cameralink Base , Cameralink Full , zynq7000
本文主要介紹說(shuō)明XQ6657Z35-EVM評估板Cameralink回環(huán)例程的功能、使用步驟以及各個(gè)例程的運行效果。
(基于TI KeyStone架構C6000系列TMS320C6657雙核C66x 定點(diǎn)/浮點(diǎn)DSP以及Xilinx Zynq-7000系列SoC處理器XC7Z035-2FFG676I設計的異構多核評估板,由核心板與評估底板組成。評估板CameraLink功能支持2路Base輸入、或者2路Base輸出、或者1路Full 輸入或輸出)
ZYNQ7035        PL Cameralink回環(huán)例程1.1.1 例程位置
ZYNQ例程保存在資料盤(pán)中的Demo\ZYNQ\PL\base_cameralink_loop\prj文件夾下。

1.1.2 功能簡(jiǎn)介
Cameralink回環(huán)例程將J3、J4當作兩個(gè)獨立的Base Cameralink接口使用,一個(gè)接收,另一個(gè)發(fā)送。
Cameralink接收端,利用Xilinx ISERDESE2原語(yǔ)進(jìn)行串/并轉換,將LVDS串行數據轉換成28bitcameralink并行數據。解串后的并行數據通過(guò)ila進(jìn)行在線(xiàn)分析和查看,并實(shí)時(shí)檢測并行數據是否有誤碼。
Cameralink發(fā)送端,利用Xilinx OSERDESE2原語(yǔ)進(jìn)行并/串轉換,將本地28bit cameralink并行數據串行化為L(cháng)VDS數據發(fā)送出去。

1.1.3 Cameralink接口時(shí)序說(shuō)明1.1.3.1 Cameralink三種配置模式
Base模式:只需一根Cameralink線(xiàn)纜;4對差分數據、1對差分時(shí)鐘;
Medium模式:需要兩根Cameralink線(xiàn)纜;8對差分數據、2對差分時(shí)鐘;
Full模式:需要兩根Cameralink線(xiàn)纜;12對差分數據、3對差分時(shí)鐘。
各種模式下,統一都包含一組控制口和一組串口?刂瓶谟4根信號,用于圖像采集端對相機的IO控制;串口用于圖像采集端對相機參數的配置。

1.1.3.2 單路差分數據與時(shí)鐘之間時(shí)序關(guān)系


單路Cameralink差分數據與隨路的差分像素時(shí)鐘之間的時(shí)序關(guān)系如下圖所示:


一個(gè)時(shí)鐘周期內傳輸7bits串行數據,首先傳輸串行數據的最高位,最后傳輸串行數據的最低位。7bits數據起始于像素時(shí)鐘高電平的中間位置,即數據的最高位在Clock高電平的中間時(shí)刻開(kāi)始傳輸。
Clock高電平時(shí)間比Clock低電平時(shí)間多一個(gè)bit位。

1.1.3.3 通道傳輸數據與圖像數據映射關(guān)系


1路差分數據通道上,一個(gè)Clock像素時(shí)鐘周期傳輸7bits串行數據,那么4路差分數據通道總共就是4*7bits=28bits,我們稱(chēng)這28bits數據為并行數據,為了方便描述,這28bits數據記為TX/RX27~0。Cameralink Base模式下,這28bits數據與圖像行/場(chǎng)同步/數據有效標記、圖像數據的映射關(guān)系如下圖所示:


TX/RX24映射為行同步標記LVAL,TX/RX25映射為場(chǎng)同步標記FVAL,TX/RX26映射為圖像數據有效標記DVAL,TX/RX23未使用,其余位對應圖像數據。

1.1.3.4 28位并行數據與4路差分數據傳輸通道之間的映射關(guān)系
上述28位并行數據是如何通過(guò)4路差分數據傳輸通道進(jìn)行傳輸的呢?28位并行數據映射到4路差分數據傳輸通道各個(gè)時(shí)刻點(diǎn)的位置關(guān)系如下圖所示:

1.1.4 管腳約束
ZYNQ PL工程管腳約束如下圖所示:

1.1.5 例程使用1.1.5.1 連接Cameralink線(xiàn)纜
使用Cameralink線(xiàn)纜將J3、J4兩個(gè)接口連接在一起:

1.1.5.2 加載運行ZYNQ程序1.1.5.2.1 打開(kāi)Vivado工程
打開(kāi)Vivado示例工程:

工程打開(kāi)后界面如下圖所示:

1.1.5.2.2 下載ZYNQ PL程序
下載bit流文件base_cameralink_loop.bit,并且配套base_cameralink_loop.ltx調試文件,如下圖下載界面所示:

1.1.5.3 運行結果說(shuō)明
ZYNQ PL端提供的ILA調試窗口,可以實(shí)時(shí)抓取采集Cameralink并行信號以及錯誤檢測信號的時(shí)序波形。
hw_ila_1調試界面抓取Cameralink并行發(fā)送數據,是一個(gè)28bits的累加數:

hw_ila_2調試界面抓取Cameralink并行接收數據、接收誤碼統計以及接收誤碼實(shí)時(shí)標識信號,如下圖所示:

cameralink_rx_err_num顯示有數值,則說(shuō)明Cameralink接收過(guò)程中存在誤碼?赡茉陂_(kāi)始通信初始化期間存在誤碼現象,導致cameralink_rx_err_num誤碼統計累加。待程序下載完畢后,如果Cameralink通信正常的話(huà),cameralink_rx_err_num誤碼統計應該不會(huì )再累加。如果cameralink_rx_err_num誤碼統計繼續不斷累加,則通過(guò)觸發(fā)camera_rx_error信號可以捕捉到誤碼具體發(fā)生時(shí)刻。

1.1.5.4 退出實(shí)驗
Vivado調試界面Hardware Manager窗口,右鍵單擊localhost(1),在彈出的菜單中點(diǎn)擊Close Server,斷開(kāi)ZYNQ JTAG仿真器與板卡的連接:

最后,關(guān)閉板卡電源,實(shí)驗結束。
ZYNQ PL Cameralink回環(huán)例程.pdf (1.32 MB)

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