Altera推出最新IP內核產(chǎn)品 降低高性能40GbE/100GbE設計的復雜度

發(fā)布時(shí)間:2012-7-11 11:49    發(fā)布者:eechina
關(guān)鍵詞: 100GbE , 40GbE , 以太網(wǎng)
Altera公司今天宣布,推出40-Gbps以太網(wǎng)(40GbE)和100-Gbps以太網(wǎng)(100GbE)知識產(chǎn)權(IP)內核產(chǎn)品。這些內核能夠高效的構建需要大吞吐量標準以太網(wǎng)連接的系統,包括,芯片至光模塊、芯片至芯片以及背板應用等。介質(zhì)訪(fǎng)問(wèn)控制(MAC)和物理編碼子層以及物理介質(zhì)附加(PCS+PMA)子層IP內核符合IEEE 802.3ba-2010標準要求,降低用戶(hù)在A(yíng)ltera 28-nm Stratix V FPGA和40-nm Stratix IV FPGA中集成40GbE和100GbE連接的設計復雜度。

企業(yè)和產(chǎn)品市場(chǎng)副總裁Vince Hu評論說(shuō):“越來(lái)越多的系統設計使用高速以太網(wǎng)——不僅僅是局域網(wǎng)附加子層,而且還有系統內部互聯(lián),因此,包括40GbE/100GbE MAC和PCS+PMA層在內的子系統IP成為系統設計團隊工具包的關(guān)鍵組成。這些內核針對Altera開(kāi)發(fā)套件和Altera Quartus II軟件12.0集成進(jìn)行優(yōu)化,適用于在Stratix IV和Stratix V FPGA中開(kāi)發(fā)高性能、低成本子系統IP!



通過(guò)這一開(kāi)發(fā),Altera支持40GbE/100GbE系統級吞吐量,提高FPGA設計人員的設計抽象級,同時(shí)提升設計團隊的效能。40GbE以及100GbE MAC和PHY IP內核提供的接口包括一個(gè)基于數據包的通道,與前一代以太網(wǎng)系統在邏輯上兼容。數據速率高達28.05 Gbps和14.1 Gbps,并且具有收發(fā)器的Altera Stratix V GT和GX FPGA,以及數據速率達到11.3 Gbps的Stratix IV GT FPGA都支持這些內核。Stratix FPGA結合了高密度、高性能以及豐富的特性,支持用戶(hù)集成更多的功能,提高系統帶寬。

價(jià)格和供貨信息

可以從Altera.com上分別下載Altera的40GbE和100GbE IP內核,由最近發(fā)布的Quartus II軟件12.0為其提供支持。關(guān)于A(yíng)ltera 40GbE和100GbE IP內核的詳細信息,請訪(fǎng)問(wèn)http://www.altera.com.cn/40-100GbE。關(guān)于價(jià)格信息,請聯(lián)系sales@altera.com。
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