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作者：德州儀器公司無(wú)線(xiàn)基站基礎設施業(yè)務(wù)部戰略市場(chǎng)營(yíng)銷(xiāo)經(jīng)理 Zhihong Lin 多內核處理器可為越來(lái)越多的高性能、數據密集型應用帶來(lái)優(yōu)勢，如無(wú)線(xiàn)基站與高性能計算平臺等，因此系統可擴展性只能通過(guò)大容量嵌入式互連實(shí)現。千兆位串行鏈路不但可降低系統成本，減少面積占用與引腳數，同時(shí)還可提高并行性，改進(jìn)性能與容量，從而有助于實(shí)現系統可擴展性。 千兆位串行鏈路可定義高速通信鏈路的物理層。串行器/解串器(serdes)作為千兆位串行鏈路的核心，可將器件中的并行數據轉化為串行數據流，實(shí)現與外部世界的通信。與并行接口相比，支持串行器/解串器的串行鏈路不但可縮減器件面積與封裝尺寸，同時(shí)還可降低功耗與成本，提高系統性能。 圖1給出了串行器/解串器工作的高層示意圖。在傳輸方向，字節串行器可將并行位轉換為串行字節，然后再編碼并發(fā)送至串行鏈路。 
圖1 串行器/解串器是千兆位串行鏈路的基礎。 最常見(jiàn)的編碼方案是8位/10位，將8位數據字節映射至10位代碼，添加時(shí)鐘與幀調整信息，使接收器能夠恢復信息，并將其與傳輸數據相匹配。 在諸如10、40和100Gbit/s以太網(wǎng)等某些情況下，可使用64位/66位編碼實(shí)現更高的數據有效負載吞吐量。 在接收方向，串行輸入可首先通過(guò)8位/10位或64位/66位解碼器解碼，隨后將其反饋至時(shí)鐘與數據恢復(CDR)塊，實(shí)現與傳輸時(shí)鐘及成幀的同步，然后再發(fā)送至解串器轉換為用于內部處理的并行數據。 在串行器/解串器功能基礎上可構建許多通信協(xié)議實(shí)現各種數據密集型應用。圖2是典型片上系統示意圖，集成CPU與數字信號處理器以及用于應用處理的硬件加速器。在串行器/解串器功能基礎上可構建千兆位互連，包括千兆位以太網(wǎng)、通用公共無(wú)線(xiàn)電接口/開(kāi)放式基站架構計劃(CPRI/OBSAI)、JESD204B、高速串行口(Serial RapidIO)以及串行總線(xiàn)(PCI Express, PCIe)。
圖2 在數據密集型應用中，通信協(xié)議可建立在串行器/解串器功能基礎之上。 這些互連可顯著(zhù)豐富SoC，充分滿(mǎn)足當前的高性能計算需求。 選項詳情 千兆位以太網(wǎng)是有線(xiàn)數據通信廣泛使用的數據鏈路層標準。該標準的接口速率可從1Gbits/s提升至10、40以及100Gbits/s，滿(mǎn)足帶寬需求。10G以太網(wǎng)近年來(lái)越來(lái)越受歡迎，可通過(guò)光纖或銅物理介質(zhì)連接各種不同的物理層(PHY)。 2010年制定出IEEE802.3ba標準支持40G以及100G以太網(wǎng)，也就是使用信號傳輸速率分別為10或25Gbit/s的4或10通道分別實(shí)現40或100Gbit/s的數據速率。 千兆位以太網(wǎng)可用作短距離或長(cháng)距離數據傳輸的備份連接，因為它可針對允許通信時(shí)延的應用提供基于數據包的非實(shí)時(shí)數據傳輸。某些情況下，通過(guò)二層開(kāi)關(guān)中的直接穿越工作可縮短時(shí)延，這樣只要收到目的地MAC地址即可立即轉發(fā)數據包。 低成本、少引腳數PCI Express是一種廣泛用于消費類(lèi)、服務(wù)器以及工業(yè)應用的標準總線(xiàn)架構，主要用于計算機的外設擴展，如圖形卡、服務(wù)器主板互連以及基于計算機的控制系統等。PCIe于2004年由戴爾、惠普、IBM以及因特爾聯(lián)合創(chuàng )立，支持達32通道。PCIe 2.x版中每通道可支持5Gbit/s的數據速率，而3.0版每通道則可支持8Gbits/s。PCIe 4.0版目前正在制定過(guò)程中，預計將支持每通道16Gbits/s的數據速率。 PCIe可構成樹(shù)形拓撲(圖3)，各個(gè)節點(diǎn)通過(guò)點(diǎn)對點(diǎn)鏈路彼此連接。從圖上可以直觀(guān)地看到，根節點(diǎn)為根聯(lián)合體，葉節點(diǎn)為端點(diǎn)，而將多個(gè)器件彼此連接的節點(diǎn)則是開(kāi)關(guān)。
圖3 PCIe 標準總線(xiàn)架構樹(shù)形拓撲示例。 通用公共無(wú)線(xiàn)電接口與開(kāi)放式基站架構計劃都面向無(wú)線(xiàn)基站應用，用于基站與RF無(wú)線(xiàn)電頭端的互連。CPRI和OBSAI具有類(lèi)似的無(wú)線(xiàn)電接口，但具有不同的特性集。OBSAI可實(shí)現不同廠(chǎng)商無(wú)線(xiàn)電之間的互操作性，而CPRI則由各大基站OEM廠(chǎng)商廣泛采用，更專(zhuān)注于PHY及鏈路層。 CPRI/OBSAI可支持每通道6.144Gbits/s，而最新CPRI 4.2版則可支持每通道9.8Gbits/s的速率。 傳統上，數據轉換器采用高速低壓差分信號或低速JESD207并行接口，但隨著(zhù)系統要求越來(lái)越多的帶寬和天線(xiàn)路徑，并行接口會(huì )對SoC封裝，尺寸與成本構成極大的影響。 JESD204串行標準提供的千兆位串行鏈路支持高采樣率以及更多的天線(xiàn)，可實(shí)現更高的面積使用及成本效率。 JESD204B支持單鏈路多對齊通道，每通道支持高達12.5Gbit/s的數據速率，且時(shí)延可確定。 一個(gè)實(shí)例應用就是將JESD204B用作無(wú)線(xiàn)小型蜂窩基站處理器與集成型DAC/ADC模擬RF前端之間的串行鏈路。 因此，基站可構建在顯著(zhù)降低功耗的小得多的面積上，從而可提供一款成本效率更高的小型蜂窩解決方案。 德州儀器(TI)HyperLink多內核架構在串行器/解串器功能基礎上采用專(zhuān)有協(xié)議，共有4個(gè)鏈路，每個(gè)鏈路速率達12.5Gbits/s，總速率高達50Gbits/s。HyperLink不僅支持器件之間的高吞吐量，而且無(wú)需復雜的軟件協(xié)議。每個(gè)鏈路器件都可只視為存儲映射器件，彼此隔離，但又能相應訪(fǎng)問(wèn)存儲器和外設。 這可大幅簡(jiǎn)化芯片間的通信，使系統能夠便捷地實(shí)現擴展，將多個(gè)基于KeyStone多內核的器件進(jìn)行互連，實(shí)現諸如無(wú)線(xiàn)基站、媒體網(wǎng)關(guān)、云計算服務(wù)器等應用，充分滿(mǎn)足其對單電路板多芯片的需求。 另一種串行I/O架構就是RapidIO，這是一款基于數據包的互連架構，主要用DSP應用等嵌入式系統，不但可實(shí)現高速低時(shí)延數據傳輸，而且還支持多個(gè)端點(diǎn)的互連。 Serial Rapid IO廣泛用于無(wú)線(xiàn)基礎設施、視頻及影像處理、軍事雷達、服務(wù)器以及工業(yè)應用。該分層架構包括邏輯、傳輸以及物理層，可協(xié)助進(jìn)行消息發(fā)送、通過(guò)共享存儲器進(jìn)行內核間通信、數據流以及流量控制等。Serial RapidIO支持多達16個(gè)通道，每通道運行速度高達6.25Gbits/s。 其它串行鏈路還包括服務(wù)器與高性能計算安裝中深受青睞的Infiniband(無(wú)線(xiàn)寬帶技術(shù))以及存儲設備中常見(jiàn)的串行高級技術(shù)附件(SATA)。 無(wú)論是設備中各器件的互連，是器件與背板的連接，還是不同設備間各器件的互連，千兆位串行鏈路都是滿(mǎn)足新一代數據帶寬要求的終極網(wǎng)關(guān)，其支持更低成本、簡(jiǎn)化設計以及無(wú)限可擴展性應用。 關(guān)于作者 Zhihong Lin 現任德州儀器無(wú)線(xiàn)基站基礎設施業(yè)務(wù)部戰略市場(chǎng)營(yíng)銷(xiāo)經(jīng)理，負責定義并規劃基站應用多內核SoC的主要需求。Lin女士畢業(yè)于德克薩斯大學(xué)達拉斯分校，獲電氣工程理學(xué)碩士學(xué)位。 |
