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0 引言 高速數字化采集技術(shù)和FPGA技術(shù)的發(fā)展已經(jīng)對傳統測試儀器產(chǎn)生了深刻的影響。數字存儲示波器(DS0)是模擬示波器技術(shù)、數字化測量技術(shù)、計算機技術(shù)的綜合產(chǎn)物，他主要以微處理器、數字存儲器、A／D轉換器和D／A轉換器為核心，輸入信號首先經(jīng)A／D轉換器轉換成數字信號，然后存儲在RAM中，需要時(shí)再將RAM中的內容讀出，經(jīng)D／A轉換器恢復為模擬信號顯示在示波器上，或者通過(guò)接口與計算機相連對存儲的信號作進(jìn)一步處理，這樣可大大改進(jìn)顯示特性，增強功能，便于控制和智能化。這種DSO中看到的波形是由采集到的數據經(jīng)過(guò)重構后得到的波形，而不是加到輸入端上信號的波形。本文采用基于FPGA的方式進(jìn)行數據采集、數據處理等功能的設計。這種設計方案在高速數據采集上具有很多優(yōu)點(diǎn)，如體積小、功耗低、時(shí)鐘頻率高、內部延時(shí)小、全部控制邏輯由硬件完成等，另外編程配置靈活、開(kāi)發(fā)周期短、利用硬件描述語(yǔ)言來(lái)編程，可實(shí)現程序的并行執行，這將會(huì )大大提高系統的性能，有利于在系統設計和現場(chǎng)運行后對系統進(jìn)行修改、調試、升級等。 1 系統實(shí)現方案 根據設計指標要求，基于FPGA的系統結構如圖1所示，主要由模數轉換、數模轉換、FPGA數據處理、數據存儲四部分組成。由垂直分辨率大于或等于32點(diǎn)／div可知A／D、D／A轉換器至少8位，系統選用AD976(16位A／D轉換器)和AD669(16位D／A轉換器)，由于受PLC I／0口數量的影響，AD976和DA669使用其中13位，RAM選HM6264(64k)，時(shí)鐘采用125kHz，PLC選用 EPFl0K10LC84一3。模擬信號通過(guò)A／D轉換器將信號輸入給FPGA，FPGA根據相關(guān)指令進(jìn)行數據存儲至RAM或將數據從RAM讀出送給 D／A轉換器轉換成模擬信號輸出。 
2 系統主要電路 系統中FPGA數據處理模塊將A／D輸入、RAM數據存儲和D／A輸出連接在一起，實(shí)現信號的傳遞、存儲等控制。輸入電路中A／D轉換芯片選用AD公司的 AD976，它是16位高速，高精度A／D轉換器，最大采集率為100kSPS，輸入信號范圍為一10～+10V，R／C為讀數／轉換控制端，CS為片選端，電路連接如圖2所示。
數據存儲器HM6264是64k的靜態(tài)SRAM，8位I／0公共輸入／出線(xiàn)，13位地址線(xiàn)，三態(tài)輸出。地址有效條件是／CSl=0，CS2=ln／WE=0，／OE=1執行寫(xiě)操作；／WE=1，／OE=O執行讀操作。電路連接如圖3所示。
輸出電路中D／A轉換芯片AD669也是AD公司推出的16位高速，高精度D／A轉換器，具有高性?xún)r(jià)比，電路連接如圖4所示。
3 FPGA程序設計 此部分實(shí)現的主要的功能是將A／D轉換后的數據經(jīng)FPGA控制寫(xiě)入RAM及將數據從RAM讀出經(jīng)FPGA輸出給D／A轉換器，頂層原理圖如圖5所示。外圍主要接口端功能為：A[15．．3]為數據輸入端，CLK4M為時(shí)鐘信號端，TONGIN為觸發(fā)端口，CS、RC、WE、OE為片選、轉換、讀寫(xiě)控制端，RAMI、RAMO、AA為存儲器I／O端、地址端，QQ為數據輸出端。
其中模塊CHANA實(shí)現的功能是對數據的最高位取反，因為AD976最高位“l(fā)”表示負電平，而AD669最高位“1”表示高電平；模塊INTRD在EN 為“1”，信號上升沿過(guò)零點(diǎn)時(shí)，Q輸出為“l(fā)”，直到完成對存儲器的寫(xiě)操作為止；模塊SIGND是整個(gè)程序的核心部分，主要功能是為存儲器和lAD976 提供控制信號，啟動(dòng)A／D轉換，對存儲器進(jìn)行寫(xiě)操作和讀操作；模塊SAN在對存儲器由寫(xiě)操作轉變?yōu)樽x操作后，將存儲器的數據輸出變?yōu)楦咦钁B(tài)，不妨礙存儲器數據的正常讀入；模塊TONG端口A(yíng)外接開(kāi)關(guān)，按下時(shí)低電平，起同步作用。仿真結果如圖6，(a)為寫(xiě)操作時(shí)的仿真波形；(b)為讀操作時(shí)的仿真波形。當運行在寫(xiě)操作時(shí)，QQ無(wú)輸出，如圖6(a)所示，實(shí)現存儲功能，讀操作時(shí)，QQ輸出，由于模塊CHANA的存在，QQ輸出的數據要對A輸入的數據首位取反，即A輸入是0101，QQ輸出是1101，如圖6(b)所示，仿真結果正確。
4 結語(yǔ) 本文以PLC器件為控制核心，通過(guò)附加一定的外電路及普通示波器構成簡(jiǎn)易數字存儲器，使普通示波器具有波形數字存儲的功能。其中以FPGA為主部件的控制部分采用VHDL語(yǔ)言，按模塊化方式進(jìn)行設計，并將各模塊集成于芯片中，最后通過(guò)MAXPLUS II軟件對設計進(jìn)行邏輯仿真，對FPGA芯片進(jìn)行編程，實(shí)現系統的設計要求。隨著(zhù)科學(xué)技術(shù)的不斷發(fā)展，這種以FPGA為基礎的軟件硬件化，其發(fā)展前景十分看好。 參考文獻 1. 楊剛.龍海燕 現代電子技術(shù)-VHDL與數字系統設計 2004 2. 侯伯亨.顧新 VHDL 硬件描述語(yǔ)言與數字邏輯電路設計 1999 3. 潘松.王國棟 VHDL 實(shí)用教程 2000 4. 求是科技 VHDL 應用開(kāi)發(fā)技術(shù)與工程實(shí)踐 2003 作者：淮海工學(xué)院 宗榮芳 來(lái)源：電子科技 2009 (10) |
