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1 引言 隨著(zhù)通訊系統的數據處理量日益增大，過(guò)去總線(xiàn)形式的體系結構逐漸成為約束處理能力進(jìn)一步提升的瓶頸。本文首先簡(jiǎn)單介紹了嵌入式設計中總線(xiàn)結構的演化過(guò)程，從而引出新一代點(diǎn)對點(diǎn)串行交換結構RapidIO。 在密集型實(shí)時(shí)信號處理應用中，DSP 由于其本身結構特點(diǎn)具有不可替代的位置。但是遺憾的是目前很多DSP不具有RapidIO 接口，而且也沒(méi)有ASIC 能夠為這些DSP提供RapidIO接口。為了在RapidIO 網(wǎng)絡(luò )中充分利用DSP 數據處理的優(yōu)勢，我們采用FPGA 做一個(gè)轉接橋邏輯，將DSP 的總線(xiàn)連接到一個(gè)RapidIO 的IP 核，從而實(shí)現DSP 和RapidIO 網(wǎng)絡(luò )的互聯(lián)。 2 總線(xiàn)結構概述 2.1 總線(xiàn)結構的演化 高速通信和超快速計算的需求日益增大，使得多處理器以及各種外部設備協(xié)同工作才能滿(mǎn)足實(shí)時(shí)快速的要求。傳統的系統中，這些處理器、處理器簇、外設之間的數據交互是基于并行的共享總線(xiàn)方式進(jìn)行。從單分段總線(xiàn)到級聯(lián)的多分段總線(xiàn)，這些基于共享總線(xiàn)的體系結構中，所有的設備通訊競爭帶寬，這樣交互數據成為了整體系統性能的瓶頸。不僅如此，并行總線(xiàn)所需要的大量IO 引腳也給系統的電器性能和機械性能帶來(lái)相當的考驗。因此，提高系統性能就迫切需要一種新的體系結構。 目前新型的體系結構是基于點(diǎn)對點(diǎn)串行交換結構的體系。相比傳統的并行共享總線(xiàn)結構，串行交換結構中的兩個(gè)端點(diǎn)交互數據不影響其他端點(diǎn)之間的數據交互，從而大大提高了系統帶寬，除此之外，串行交換結構所需要的引腳也大大減少了，而且串行結構采用的差分線(xiàn)連接也提高了信號傳輸的距離和可靠性。當前流行的串行交換結構主要有PCI-Express，InfiniBand，RapidIO 等。這些總線(xiàn)結構的應用范圍既有交叉有各有側重。 2.2 RapidIO 交換結構 RapidIO 互連架構，它的設計與最流行的集成通信處理器、主機處理器以及網(wǎng)絡(luò )數字信號處理器相兼容，是高性能包交換互連技術(shù)。它滿(mǎn)足了高性能嵌入式系統行業(yè)對內部系統互連的需求，包括可靠性、高帶寬和更快的總線(xiàn)速率。相比PCI、PCI-X、PCIE 和Infiniband來(lái)說(shuō)，RapidIO 主要特性是具有極低的延遲性和高帶寬，并很容易實(shí)現和PCI、PCI-X、PCIE、FPDP、以太網(wǎng)等的橋接，適合用于芯片與芯片、板與板、系統與系統之間的高速數據傳輸。 3 系統設計 3.1 工程背景 多片 DSP 形成處理器簇，共同完成快速實(shí)時(shí)的運算已經(jīng)成為現代信號處理機一種流行的方式。但是目前大多數DSP 都不具備RapidIO 接口，所以我們采用FPGA，將DSP 的總線(xiàn)與一個(gè)RapidIO IP 核總線(xiàn)相連接，實(shí)現DSP 與RapidIO 網(wǎng)絡(luò )的通信。 3.2 芯片選型 我們選用 Analog 的TigerShark101（以下簡(jiǎn)稱(chēng)TS101） DSP， ADSP-TS101S 是TigerSHARC 處理器系列中的首款器件。FPGA 選用Altera 的Stratix II GX 60 芯片。 Altera 的RapidIO 的IP 核兼容于2005 年2 月發(fā)布的RapidIO 互連標準1.3，實(shí)現了3種標準速度1.25G、2.5G、3.125G 下1x/4x 的物理層協(xié)議。同時(shí)，Altera 公司的SOPC 工具提供了大量的成熟的IP 核和可裁剪的Avalon 總線(xiàn)，方便的幫助用戶(hù)實(shí)現模塊化設計。 3.3 系統結構 將 TS101 的總線(xiàn)橋接到FPGA 的Avalon 總線(xiàn)上。其中，DSP 芯片是用來(lái)做大量的數據處理，FPGA 是DSP 和RapidIO 之間通訊的橋梁。FPGA 內的RapidIO 接口有成熟的IP 核，將DSP 和RapidIO 的IP 核連接的關(guān)鍵在于實(shí)現DSP 外部總線(xiàn)到IP 核Avalon 總線(xiàn)的轉換。 TS101 內部有一個(gè)寄存器SYSCON，用來(lái)控制外部端口、主機接口、多處理器接口的數據位寬、插入的等待周期、流水線(xiàn)深度等設置。由于這個(gè)寄存器在上電后只能修改一次，這里我們將外部端口配置位32 位的慢速協(xié)議，完成RapidIO 的維護，門(mén)鈴等事務(wù)；將主機接口配置位64 位的流水線(xiàn)協(xié)議，完成高速的IO 事務(wù)。通過(guò)轉接橋邏輯的轉換。 4 轉接橋設計 4.1 轉接橋總體結構 轉接橋邏輯為 TS101 總線(xiàn)接口與Avalon 總線(xiàn)接口轉換器，由四個(gè)模塊及輔助電路構成。 
圖1 轉接橋總體結構 4.2 總線(xiàn)模式控制電路 總線(xiàn)模式控制電路完成根據系統請求情況切換 TS101 總線(xiàn)端地址、數據以及相應的控制信號的輸入輸出方向、功能及狀態(tài)。其中需要控制的部分包括：數據總線(xiàn)的輸入輸出方向連接及模式控制，地址總線(xiàn)的輸入輸出方向連接及模式控制，TS101 的讀控制信號的輸入輸出方向連接及模式控制，TS101 的寫(xiě)控制信號的輸入輸出方向連接及模式控制，TS101 的ACK 信號的輸入輸出方向連接及模式控制。另外，該模塊中還完成一些控制信號的連接。 4.3 Host Master 模塊
圖2 Host Master模塊設計 Host_Master 模塊完成在系統工作于TS101 側控制模式時(shí)對Avalon 總線(xiàn)進(jìn)行讀寫(xiě)的總線(xiàn)時(shí)鐘切換和相關(guān)部分工作時(shí)的控制。它大致可分為四部分完成： 1. 數據讀寫(xiě)控制產(chǎn)生電路在數據寫(xiě)時(shí)根據輸入管腳中的片選信號、寫(xiě)信號，將DSP 要寫(xiě)入Avalon 總線(xiàn)的地址及數據寫(xiě)入host_address_fifo 中。當是數據讀時(shí)，根據輸入管腳中的片選信號、讀信號，將DSP 要寫(xiě)入Avalon 總線(xiàn)的地址寫(xiě)入host_addrfifo 中，同時(shí)產(chǎn)生數據讀等待信號，當從host_readdata_fifo 總線(xiàn)讀到數據后，該電路撤銷(xiāo)讀等待信號，并將得到的數據送入TS101 的數據總線(xiàn)。 2. host_address_fifo 模塊完成在TS101 控制系統總線(xiàn)時(shí)，DSP 接口時(shí)鐘到Avalon 總線(xiàn)地址及寫(xiě)入數據的換時(shí)鐘控制。 3. host_readdata_fifo 模塊完成在TS101 控制系統總線(xiàn)時(shí)，Avalon 總線(xiàn)到DSP 接口總線(xiàn)的讀入數據的換時(shí)鐘控制。 4. 數據讀控制狀態(tài)機電路部分完成TS101 的讀控制信號的產(chǎn)生，以及讀到的數據信號的存儲控制。 4.4 Avalon Master 模塊 Avalon_Master 模塊設計一個(gè)狀態(tài)機控制電路，完成在A(yíng)valon 總線(xiàn)上的地址、Byteenable、讀寫(xiě)控制信號、讀數據信號和寫(xiě)數據信號的產(chǎn)生與控制處理。同時(shí)還有等待讀數據到來(lái)以及讀數據確認工作。 4.5 Avalon Slave 模塊
圖3 Avalon Slave 模塊 Avalon_Slave 模塊是一個(gè)Avalon 總線(xiàn)的從設備，它可接收Avalon 總線(xiàn)上其它主設備發(fā)送過(guò)來(lái)的數據寫(xiě)請求、數據讀請求，同時(shí)將從通過(guò)Host 接口讀到的數據按相應的總線(xiàn)規則送到數據總線(xiàn)上，同時(shí)產(chǎn)生數據有效信號。由于這里的設計采用可變讀等待設計，同時(shí)還需要完成對TS101 數據讀取換鐘轉換。該模塊主要由以下三部分構成： 1. ts101_slave_address_fifo 模塊模塊完成在A(yíng)valon 總線(xiàn)上的主設備控制系統總線(xiàn)時(shí)，Avalon 總線(xiàn)到DSP 總線(xiàn)的地址及寫(xiě)入數據的換時(shí)鐘控制。 2. ts101_slave_readdata_fifo 模塊模塊完成在A(yíng)valon 總線(xiàn)上的主設備控制系統總線(xiàn)時(shí)，DSP 總線(xiàn)到Avalon 總線(xiàn)的讀入數據的換時(shí)鐘控制。 3. 數據讀控制電路部分完成讀數據的確認以及讀值有效信號的產(chǎn)生。 4.6 Host Slave 模塊 Host_Slave 模塊為一個(gè)控制狀態(tài)機電路，它根據Avalon_Slave 模塊提供的信號完成對DSP 的主總線(xiàn)控制請求，帶發(fā)送信號的組織，發(fā)送和接收信號的確認接收，包括產(chǎn)生HBRN信號，并根據HBGN 信號的狀態(tài)產(chǎn)生讀寫(xiě)控制信號、讀寫(xiě)地址信號、寫(xiě)數據信號以及從DSP中讀回待接收的讀數據信號。 5 功能測試 目前，Altera 的RapidIO IP 核支持的RapidIO 事務(wù)有：讀操作NREAD 請求和響應，寫(xiě)操作NWRITE 請求，帶響應的寫(xiě)操作NWRITE_R 請求和響應，流寫(xiě)（SWRITE）請求，維護（MAINTENANCE）讀請求和相應，維護（MAINTENANCE）寫(xiě)請求和響應，維護（MAINTENANCE）端口寫(xiě)請求，門(mén)鈴（DOORBELL）請求和相應。在實(shí)際的測試中，將這個(gè)電路板和Mercury 公司Ensemble MPQ-101 同時(shí)安裝在Silicontkx 的串行RapidIO 開(kāi)發(fā)平臺上，結果證實(shí)DSP 通過(guò)轉接橋邏輯控制RapidIO IP 核，已經(jīng)實(shí)現了所有的這些事務(wù)。 6 總結和展望 RapidIO 作為下一代嵌入式互聯(lián)技術(shù)，在國內的信號處理平臺上的運用越來(lái)越廣泛。但是目前很多處理芯片不具有RapidIO 的接口。利用FPGA可以方便快速定制一個(gè)合適的接口，為RapidIO 網(wǎng)絡(luò )增添各種豐富的節點(diǎn)。同時(shí)，本文給出了實(shí)現這個(gè)轉接橋的思路做了詳細討論，這樣不同的DSP，甚至CPU 都可以利用這種思路來(lái)接入RapidIO 網(wǎng)絡(luò )。 在目前的設計中，一個(gè) FPGA 為一個(gè)DSP 提供轉接橋邏輯，過(guò)于浪費FPGA 的資源。在緊接下來(lái)的設計中，我們將4 片DSP 組成一簇接入FPGA，從而提高單板的處理能力，同時(shí)提高了FPGA 的利用率。 作者：朱含，岑凡 來(lái)源：《微計算機信息)(嵌入式與SOC)2009年第9-2期 |
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S3C6410、S3C2410、S3C2440、S3C2450、S5PV210、FPGA、STM32 擴展網(wǎng)絡(luò )接口方案。 深圳市僑峰科技有限公司 （DAVICOM中國總代理） 嵌入式以太網(wǎng)絡(luò )接口芯片供應商，軟件及硬件設計服務(wù)與咨詢(xún) 聯(lián)絡(luò )方式：Jonny.chu@qftek.com 電話(huà):13554902206 DM9000A DM9000C DM9161A DM9161C DM8203 DM9620 DM9162N |
