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前言 在大容量高速采集系統項目的開(kāi)發(fā)過(guò)程中，FPGA作為可編程邏輯器件，設計靈活、可操作性強，是高速數字電路設計的核心器件。由于FPGA內嵌存儲器的容量有限，通常不能夠滿(mǎn)足實(shí)際設計電路的需求，需要外接SRAM、SDRAM、磁盤(pán)陣列等大容量存儲設備。本文主要介紹高速FIFO電路在數據采集系統中的應用，相關(guān)電路主要有高速A/D轉換器、FPGA、SDRAM 存儲器等。圖1為本方案的結構框圖。A/D輸出的數據流速度快，經(jīng)過(guò)FPGA降速后，位數寬，速度仍然很高，不能直接存儲到外部存儲器。在設計時(shí)，要經(jīng)過(guò)FIFO緩存，然后才能存儲到外部存儲器。本設計的FIFO容量小、功能強，充分利用了FPGA內部FIFO電路的特點(diǎn)，結合實(shí)際電路，優(yōu)化了整個(gè)電路模型的設計。 
異步FIFO生成 FIFO占用的內存資源為FPGA內嵌的 block RAM，由Xilinx公司提供的ISE開(kāi)發(fā)平臺自動(dòng)生成。讀寫(xiě)時(shí)鐘有通用時(shí)鐘和獨立時(shí)鐘可選，我們采用獨立時(shí)鐘，rd_clk和wr_clk獨立，為了保證在高速采集時(shí)數據不丟失，rd_clk頻率不低于wr_clk。FIFO讀模式采用標準FIFO，每次啟動(dòng)采集時(shí)都要對FIFO進(jìn)行復位，為異步復位，初始化內部指針和輸出寄存器。在FIFO生成過(guò)程中，我們啟用almost_full 和almost_empty選項，以及prog_full 和prog_empty選項，prog_full和prog_empty要進(jìn)行參數設置，具體設置參數如圖2所示。
FIFO接口信號定義 根據FIFO的生成過(guò)程，在圖3中給出了讀寫(xiě)時(shí)鐘域的信號定義，所有的在寫(xiě)時(shí)鐘域的輸入信號都必須經(jīng)過(guò)寫(xiě)時(shí)鐘同步，所有的在讀時(shí)鐘域的輸入信號都要經(jīng)過(guò)讀時(shí)鐘同步。信號經(jīng)過(guò)時(shí)鐘同步后，可以確保在讀寫(xiě)過(guò)程中不會(huì )出現亞穩態(tài)，導致讀寫(xiě)操作出現錯誤。
下面對讀寫(xiě)時(shí)鐘域定義信號給予說(shuō)明： rst:復位信號，高有效，異步復位，每次啟動(dòng)采集都要首先對FIFO進(jìn)行復位; wr_clk：寫(xiě)時(shí)鐘; wr_en：與寫(xiě)時(shí)鐘同步; din：輸入數據總線(xiàn); rd_clk:讀時(shí)鐘; dout：輸出數據總線(xiàn); full：FIFO全滿(mǎn)標志; empty：FIFO全空標志; almost_full：高有效，如果為高電平，在寫(xiě)一個(gè)數據FIFO將全滿(mǎn); almost_empty：高有效，如果為高電平，在讀一個(gè)數據FIFO將全空; prog_full：可編程滿(mǎn)標志，根據需要，可以設定FIFO內部有多少數據，該標志信號有效; prog_empty：可編程空標志，根據需要，可以設定FIFO內部有多少數據，該標志信號有效; wr_data_count：說(shuō)明FIFO內部已經(jīng)寫(xiě)了多少數據; rd_data_count：說(shuō)明FIFO內部有多少數據可以讀。 FIFO控制電路設計 實(shí)際電路設計不考慮讀寫(xiě)時(shí)鐘的頻率和相位的異同，讀寫(xiě)時(shí)鐘域的電路基于同步電路設計的理念來(lái)進(jìn)行設計，在設計過(guò)程中，滿(mǎn)足讀時(shí)鐘頻率不低于寫(xiě)時(shí)鐘頻率即可。在圖4中給出了FIFO控制電路的流程圖，下面將對低速傳輸和高速傳輸進(jìn)行詳細介紹。
低速采集數據傳輸過(guò)程 在圖5給出了低速采集時(shí)傳輸周期時(shí)序仿真時(shí)序圖，在低速采集時(shí)，寫(xiě)時(shí)鐘頻率小于讀時(shí)鐘，每次觸發(fā)長(cháng)度為FIFO長(cháng)度的一半。采集結束即剩余數據傳輸的長(cháng)度不到FIFO的一半。根據 prog_full的設置，在prog_full有效，同時(shí)采集門(mén)控信號有效時(shí)啟動(dòng)觸發(fā)請求，由于prog_full為寫(xiě)時(shí)鐘域信號，必須要經(jīng)過(guò)rd_clk同步，源代碼如下： process(rd_clk,acq_start_rst) begin if acq_start_rst='1'then prog_full_dly<='0'; prog_full_dly1<='0'; elsif rd_clk'event and rd_clk='1' then if acq_gate= '1' then prog_full_dly<=prog_full; prog_full_dly1<=prog_ full_dly; else prog_full_dly<='0'; prog_full_dly1<='0'; end if; end if; end process;
當FIFO半滿(mǎn)時(shí)觸發(fā)讀請求有效，acq_frame_l為低電平，啟動(dòng)采集數據傳輸請求，地址和數據同時(shí)有效，sdram控制器給出應答信號acq_trdy_l，長(cháng)度由FIFO讀寫(xiě)控制電路決定，觸發(fā)一次的長(cháng)度為32，即FIFO半滿(mǎn)的長(cháng)度，傳輸完畢，給出傳輸結束標志信號acq_blast，一次傳輸周期結束。采集門(mén)控信號結束后，FIFO剩余數據長(cháng)度不足32，這時(shí)候啟動(dòng)門(mén)控結束傳遞進(jìn)程，觸發(fā)結束標志由almost_empty決定，當alomost_empty有效時(shí)，停止觸發(fā)。 高速采集數據傳輸過(guò)程 在高速采集時(shí)，讀時(shí)鐘頻率等于寫(xiě)時(shí)鐘頻率，當啟動(dòng)觸發(fā)傳輸時(shí)，觸發(fā)傳輸長(cháng)度為門(mén)控信號長(cháng)度，直到將FIFO內部數據傳輸完畢，觸發(fā)結束標志由almost_empty決定，當alomost_empty有效時(shí)，停止觸發(fā)傳輸，觸發(fā)傳輸過(guò)程如圖6所示。
結語(yǔ) 采用高速異步FIFO作為數據采集緩存，應用范圍十分廣泛。特別是在高速數據采集系統中，在外接存儲器時(shí)，采集數據首先要經(jīng)過(guò)緩存才能存入外部存儲器，采用FPGA自生成FIFO就能夠滿(mǎn)足要求。本方案充分利用FIFO的特點(diǎn)，通過(guò)控制電路優(yōu)化設計，解決了讀寫(xiě)時(shí)鐘的異同問(wèn)題，提高了電路的工作效率。 參考文獻： [1] John F W. 數字設計原理與實(shí)踐[M]. 北京：機械工業(yè)出版社, 2003 [2] 候伯亨, 顧新. VHDL硬件描述語(yǔ)言與電路設計[M]. 西安：西安電子科技大學(xué)出版社, 1997 [3] Virtex-5 FPGA User Guide, Xilinx [4] 雷海衛, 劉俊. FPGA中軟FIFO的設計與實(shí)現 [J]. 微計算機信息, 2008,24(2):207-209 [5] 于海, 樊曉椏. 基于FPGA異步FIFO的研究與實(shí)現 [J]. 微電子學(xué)與計算機, 2007,24(3):210-216 作者：栗永強 中國電子科技集團公司第41研究所 時(shí)間：2010-04-19 |
