基于FPGA的圖像采集模塊設計

發(fā)布時(shí)間:2010-5-24 15:32    發(fā)布者:李寬
關(guān)鍵詞: 圖像采集
1 引言

圖像采集是圖像處理的前提。圖像采集卡是常用的圖像輸入設備,通常占用PC機總線(xiàn)的一個(gè)插槽。它主要包括圖像存儲器單元、CCD或CMOS攝像頭接口、PC機總線(xiàn)接口等。傳統的圖像采集卡大多數采用 PCI接口,這種圖像采集卡適用于將模擬信號經(jīng)A/D轉換器轉換成數字信號,或本身就是數字信號,再通過(guò)PCI接口傳輸至PC機,進(jìn)行圖像處理。但使用嵌入式系統實(shí)現圖像采集和處理時(shí),帶有PCI接口的圖像采集卡就不適用。為此,這里提出一種適用于嵌入式系統的數字圖像采集模塊設計方案,實(shí)現圖像數據采集、“乒乓”模式圖像數據的緩存、圖像數據的采集模塊外部接口,并保證圖像采集的高速性和連續性。

2 圖像采集系統設計

圖1為圖像采集系統框圖。該系統包括OV7620圖像數據采集板、FPGA的圖像數據接收緩存板、兩片SRAM構成的高速緩存以及系統外部接口。OV7620圖像數據采集板主要完成圖像數據采集,其圖像數據總線(xiàn)、幀圖像數據時(shí)鐘、幀同步信號、行同步信號與FPGA圖像數據接收緩存板相連,FPGA協(xié)調兩片SRAM“乒乓模式”的讀寫(xiě)操作,并完成模塊的外部接口。



2.1 OV7620圖像數據采集板

數字圖像采集模塊的核心是圖像傳感器。OV7620內置640x480的圖像陣列,每秒可輸出30幀以上的圖像;并集成有諸如曝光控制、伽馬、增益、白色控制、彩色矩陣、彩色飽和度、色彩控制、窗口等照相功能。該器件能夠通過(guò)串行SCCB接口編程,通過(guò)編程實(shí)現8位和16位格式的輸出。

2.1.1 OV7620電路設計

該系統設計采用OV7620的電路如圖2所示。其中,SBB引腳接跳線(xiàn),用于設置OV7620在復位時(shí)讀取引腳狀態(tài)或I2C方式配置;UV2引腳接上拉電阻,選擇0V7620為QVGA工作狀態(tài)(320x240);Y3引腳接上拉電阻,選擇OV7620為RGB數據格式輸出:Y1引腳接上拉電阻,選擇 OV7620位逐行掃描模式;PWDN引腳接地,OV7620不能工作在睡眠模式;UV0~UV7,Y0~Y7,XCLKl,HSYNC,VSYNC,PCLK,HREF,FODD,FREX接26針的插座,與FPGA相連,由 FPGA輸出時(shí)鐘和控制信號控制0V7620。在PCB設計時(shí),應將模擬電源和數字電源、模擬地和數字地分開(kāi)。電源的輸入引腳接O.1μF的去耦電容和 47μF的防止電源“浪涌”的電容。模擬地和數字地分開(kāi)布線(xiàn),最后在一點(diǎn)接地。晶體振蕩器應盡可能靠近器件放置,使其起振效果達到最佳。



2.1.2 OV7620模塊與FPGA板的連接

圖3為0V7620模塊與FPGA板的接口電路,其中3.3 V和GND是由FPGA板供電接口,UV0~UV7及Y0~Y7是圖像數據的輸出總線(xiàn),VSYNC是圖像幀同步信號,HREF是圖像的行同步信號,PCLK是圖像數據時(shí)鐘在時(shí)鐘的上升沿,圖像數據發(fā)生跳變。



2.1.3 MSP430F1121組成I2C配置電路

設計中采用MSP430Fll2l單片機配置OV7620,單片機通過(guò)JTAG接口下載程序,接入32.768 kHz的低速晶體振蕩器,供單片機使用。單片機的P1.1,P1.0端口分別作為I2C總線(xiàn)的SCLK,SDA引腳,各接10 kΩ電阻上拉到3.3 V,增強了總線(xiàn)的驅動(dòng)能力。單片機內部程序實(shí)現P1.1和P1.0組成的I2C總線(xiàn)。

2.1.4 OV7620主設備工作模式

OV7620有主設備和從設備兩種工作模式。該系統設計選用主設備工作模式。在主設備工作模式時(shí),0V7620可提供以下信號:水平行同步信號 Hsync,即CHSYNC引腳(輸出狀態(tài)),高電平有效;垂直場(chǎng)同步信號Vsync,即VSYNC引腳(輸出狀態(tài)),高電平有效;圖像數據信號,由 UV7~UV0和Y7~Y0輸出。圖像數據同步時(shí)鐘信號Pclk,即PCLK引腳。通過(guò)這些信號,系統可采用FPGA接收OV7620的數據,正確采集每一幀圖像數據,為后續數據存儲和處理奠定基礎。

2.2 FPGA的圖像數據接收緩存板

2.2.1 圖像緩存方案

采用高速SRAM切換模式,即“乒乓模式”。高速SRAM只有一個(gè)數據、地址和控制總線(xiàn),可通過(guò)三態(tài)緩沖門(mén)分別接圖像傳感器和嵌入式系統。當圖像傳感器輸出數據時(shí),SRAM由三態(tài)門(mén)切換至圖像傳感器一側,以使圖像數據寫(xiě)入。當圖像傳感器輸出數據結束后,SRAM再由三態(tài)門(mén)切換到嵌入式系統一側以便嵌入式系統讀寫(xiě)。在切換過(guò)程中,還應保證幀圖像數據的完整性。這種方式的優(yōu)點(diǎn)是SRAM可隨機存取,同時(shí)易于得到較大容量的高速SRAM且價(jià)格適中。

2.2.2 FPGA板模塊電路

圖4為電源部分的設計電路。其中,FPGA板接9 V直流電源的輸入,經(jīng)7805后,9 V的電壓轉換為5 V,經(jīng)電容平滑濾波后,5 V的電壓輸人給1117—3.3,得到3.3 V電壓。電源工作指示燈VD2指示電源是否正常工作。同時(shí),5 V的電壓經(jīng)1117—1.5,轉換為1.5 V的電壓輸出,供給FPGA使用。



圖5為RS一232接口電路。該接口電路采用MAX232。圖中,TX_OUTl_FPGA,RX_INl_FPGA,TX_OUT2_FPGA,RX_IN2_FPGA連接至FPGA的I/0引腳,FPGA的輸出經(jīng)MAX232的電平轉換后,通過(guò)DB9的插座與PC機串口連接,實(shí)現FPGA與PC機通信,便于后續Nios II嵌入式軟核調試。為了實(shí)現高速圖像的采集與存儲,保證在高速圖像采集中圖像的完整性,必須含有緩沖區。利用兩片SRAM,其成本較低、容量大、操作簡(jiǎn)單,能夠完成圖像數據緩沖功能。SRAM選用IDT71V416,容量為256 Kxl6 bit,訪(fǎng)問(wèn)速度為10 ns,使用兩片SRAM即可構成256 Kxl6 bitx2=8 Mbit的高速緩存,從而可實(shí)現圖像數據的不間斷傳輸。



為了在FPGA內部嵌入Nios II軟核,采用Flash存儲器存儲Nios II軟核的程序,作為存儲程序和數據的Flash存儲器,要求操作簡(jiǎn)單、容量大、接口簡(jiǎn)單。兇此,選用TC58FVBl6-OAFT型Flash存儲器。 Flash的地址總線(xiàn),數據總線(xiàn)和控制引腳與FPGA的控制引腳相連,通過(guò)FPGA內部,掛載到Nios II軟核的Avalon總線(xiàn),實(shí)現讀寫(xiě)控制。Flash的內部主要由存儲陣列和控制邏輯電路、控制寄存器組成,并能產(chǎn)生“忙信號”。

2.3 用EPCSl配置Cyclone系列FPGA

該系統設計采用Ahera公司的Cyclone系列 EPlC6Q240C8型的FPGA。選用EPCSl系列配置器件,在主動(dòng)串行配置(Active Serial Programming)工作模式配置FPGA。EPCSl是1 Mbit的Ahera專(zhuān)用配置器件.其本質(zhì)是一塊專(zhuān)用Flash,用于保存FPGA的配置信息。Cyclone系列是基于SRAM的FPGA器件,可通過(guò)下載電纜在線(xiàn)配置該器件。掉電后。FPGA內部配置信息丟失。如果配合相應配置器件。FPGA在上電時(shí),從配置器件讀取配置內容,這樣即可使用。

2.4 Nios U嵌入式軟核處理器

Nios II是基于哈佛結構的RISC通用嵌入式處理器軟核,能與用戶(hù)邏輯相結合,編程至Ahera的FPGA中。使用Nios II處理器的優(yōu)勢是明顯的,只要FPGA的資源允許,NiosII核在同一FPGA中被植入的數量無(wú)限制,此外Nios II可植入的Ahera FPGA的系列幾乎沒(méi)有限制,在這方面,Nios顯然優(yōu)于同類(lèi)產(chǎn)品一Xilinx的MicroBlaze。另外,在開(kāi)發(fā)工具的完備性方面、對常用的嵌入式操作系統支持方面,Nios II都優(yōu)于MicroBlaze。就成本而言,Nios II的使用費僅僅是其占用的FPGA的邏輯資源費。因此,選用的FPGA越便宜,則Nios II的使用費就越低。在FPGA內部的Nios II創(chuàng )建完成后,需要對Nios II軟核處理器進(jìn)行編程。利用]Nios II IDE集成調試環(huán)境編寫(xiě)調試程序,最后,程序下載到FPGA內部。

2.5 使用嵌入式邏輯分析儀實(shí)時(shí)測試

為了驗證該系統工作,使用SignalTap II實(shí)時(shí)測試。通過(guò)JTAG把圖像數據讀回PC機,實(shí)時(shí)監測圖像采集卡所采集的圖像數據。具體的圖像數據的采集驗證如圖6所示。



由圖6看到UV總線(xiàn)和Y總線(xiàn)輸出的幀圖像的各像素點(diǎn)的原始RGB值,在行有效時(shí)(HREF為高電平)為 41,37,ll(R1,G1,B1);40,44,11(R2,G2,B2)等。

3 結語(yǔ)

設計是在深入研究傳統的圖像采集模塊的基礎上,針對傳統的PCI圖像采集卡的弊端,設計適用于便攜式嵌入式系統的圖像采集模塊。該系統實(shí)現了圖像原始數據采集及緩存,保證了圖像數據的連續和完整性,具有體積小、功耗低、速度快、接口簡(jiǎn)單的優(yōu)點(diǎn)。

參考文獻

   1. 劉韜.樓興華 FPGA 數字電子系統設計與開(kāi)發(fā)實(shí)例導航 2005
   2. 孔祥剛.諸靜.陽(yáng)濤 SAA7113H 在視頻采集接口設計中的應用 [期刊論文] -電子技術(shù)2003(12)
   3. Bhasker J.徐振林 Verilog HDL硬件描述語(yǔ)言 2000
   4. 張曉健 視頻解碼芯片SAA7113的初始化與控制 [期刊論文] -電子設計應用2003(8)
   5. 尹德安.李欣 基于 FPGA的視頻采集控制設計 [期刊論文] -微計算機信息2006(26)
   6. 肖文才.樊豐 視頻實(shí)時(shí)采集系統的FPGA設計 [期刊論文] -中國有線(xiàn)電視2006(21)
   7. 吳繼華.王誠 ALTERA FPGA/CPLD設計(初級篇) 2005
   8. 吳繼華.王誠 ALTERA FPGA/CPLD設計(高級篇) 2005

作者:電子科技大學(xué) 孫成志  解梅  傅海東
來(lái)源:?jiǎn)纹瑱C與嵌入式系統應用 2008 (11)
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