|
IIR數字濾波器的結構 任意階的IIR濾波器可通過(guò)數學(xué)分解，表示為： 其中為如下的二階形式： 這樣就可以將任意階的IIR濾波器通過(guò)若干二階網(wǎng)絡(luò )(也稱(chēng)為濾波器的二階基本節)級聯(lián)起來(lái)構成，其結構如圖1所示。其中，代表第i級的二階網(wǎng)絡(luò )。 對于每一個(gè)二階基本節，可以轉置直接II型結構加以實(shí)現，如圖2所示。 采用這種級聯(lián)結構實(shí)現IIR濾波器的優(yōu)點(diǎn)是每一個(gè)基本節只是關(guān)系到濾波器的某一對極點(diǎn)和一對零點(diǎn)，調整系數a0i、a1i、a2i，只單獨地調整了濾波器第i對零點(diǎn)而不影響其他任何零、極點(diǎn)。同樣，調整b1i、b2i系數、也只單獨調整了第i對極點(diǎn)。因此，這種結構便于準確地實(shí)現濾波器的零、極點(diǎn)，也便于調整濾波器的頻率響應性能。這種結構的另一個(gè)優(yōu)點(diǎn)是存儲單元需要較少，在硬件實(shí)現時(shí)，可以用一個(gè)二階節進(jìn)行時(shí)分復用，從而降低對FPGA硬件資源的要求。 IIR數字濾波器的設計 利用MATLAB信號處理工具箱中的濾波器設計和分析工具(FDATool)可以很方便地設計出符合應用要求的未經(jīng)量化的IIR濾波器。需要將MATLAB設計出的IIR濾波器進(jìn)一步分解和量化，從而獲得可用FPGA實(shí)現的濾波器系數。 由于采用了級聯(lián)結構，因此如何將濾波器的每一個(gè)極點(diǎn)和零點(diǎn)相組合，從而使得數字濾波器輸出所含的噪聲最小是個(gè)十分關(guān)鍵的問(wèn)題。為了產(chǎn)生最優(yōu)的量化后的IIR數字濾波器，采用如下步驟進(jìn)行設計。 (1)首先計算整體傳遞函數的零極點(diǎn)； (2)選取具有最大幅度的極點(diǎn)以及距離它最近的零點(diǎn)，使用它們組成一個(gè)二階基本節的傳遞函數； (3)對于剩下的極點(diǎn)和零點(diǎn)采用與(2)相類(lèi)似的步驟，直至形成所有的二階基本節。 通過(guò)上面三步法進(jìn)行的設計可以保證IIR數字濾波器中N位乘法器產(chǎn)生的量化舍入誤差最小。 為了設計出可用FPGA實(shí)現的數字濾波器，需要對上一步分解獲得的二階基本節的濾波器系數進(jìn)行量化，即用一個(gè)固定的字長(cháng)加以表示。量化過(guò)程中由于存在不同程度的量化誤差，由此會(huì )導致濾波器的頻率響應出現偏差，嚴重時(shí)會(huì )使IIR濾波器的極點(diǎn)移到單位圓之外，系統因而失去穩定性。為了獲得最優(yōu)的濾波器系數，采用以下步驟進(jìn)行量化。 (1)計算每個(gè)系數的絕對值； (2)查找出每個(gè)系數絕對值中的最大值； (3)計算比此絕對值大的最小整數； (4)對(3)的結果取反獲得負整數； (5)計算需要表示此整數的最小位數； (6)計算用于表示系數值分數部分的余下位數。 除了系數存在量化誤差，數字濾波器運算過(guò)程中有限字長(cháng)效應也會(huì )造成誤差，因此對濾波器中乘法器、加法器及寄存器的數據寬度要也進(jìn)行合理的設計，以防止產(chǎn)生極限環(huán)現象和溢出振蕩。 IIR數字濾波器的VHDL描述 由上一節設計出來(lái)的IIR數字濾波器可以進(jìn)一步用VHDL語(yǔ)言加以描述，通過(guò)編譯、功能仿真、綜合和時(shí)序仿真之后就可以在FPGA上實(shí)現了。由于采用了級聯(lián)結構，每一個(gè)二階基本節的VHDL描述都是類(lèi)似的，只是濾波器的系數有所不同，下面著(zhù)重討論二階基本節的VHDL描述。 采用VHDL描述的二階基本節的頂層結構如圖3所示。數據在執行單元內進(jìn)行處理。執行單元內部包含算術(shù)和邏輯單元以及一些寄存器；算術(shù)和邏輯單元主要由串行乘法器和累加器組成；存儲器包括工作RAM和系數ROM兩部分，分別用于存放計算的中間結果和濾波器的系數；存儲器和執行單元通過(guò)內部總線(xiàn)相連接；控制模塊包括程序ROM和程序控制單元，程序ROM中存放有濾波算法的程序，程序控制單元用于解釋指令并為數據處理模塊產(chǎn)生控制信號。 此結構既可以接收串行輸入的數據，也可以接收并行輸入的數據，通過(guò)SEL進(jìn)行設置。外部CPU可以通過(guò)READ信號來(lái)訪(fǎng)問(wèn)濾波器的計算結果，另外，外部CPU也可以通過(guò)地址總線(xiàn)A[3:0]對內部的存儲器進(jìn)行訪(fǎng)問(wèn)，用WRITE信號對濾波器系數進(jìn)行寫(xiě)操作，這樣外部CPU就可以根據自己的需要對濾波器進(jìn)行配置，靈活地實(shí)現各種功能。 各信號的含義如下。 CLK：系統時(shí)鐘； RES：異步全局復位信號，低有效； SDATA：串行輸入數據； PDATA：并行輸入數據； SEL：設置輸入數據為并行還是串行； READ：讀信號，低有效； WRITE：寫(xiě)信號，低有效； SRES：同步復位信號，高有效； CLKI：外部CPU時(shí)鐘； A[3:0]：外部CPU訪(fǎng)問(wèn)內部寄存器的地址總線(xiàn)； OUT：輸出數據。 內部算術(shù)與邏輯單元是整個(gè)濾波器的核心，它的結構如圖4所示。計算過(guò)程是，X、Y為輸入數據，通過(guò)選擇器進(jìn)入乘法器，算術(shù)與邏輯單元從系數ROM中讀取濾波器的系數用以輸入數據相乘，相乘的結果與前一步的結果相加進(jìn)入累加器，累加器讀取上一步計算的中間結果A并計算，最后將此步計算的結果M存入到RAM中去。 結語(yǔ) 本文介紹了一種采用級聯(lián)結構在FPGA上實(shí)現IIR數字濾波器的方法。在實(shí)際使用中，可以根據不同精度要求，方便地對該IIR濾波器進(jìn)行修改以滿(mǎn)足不同的指標要求，靈活地組成任意階不同類(lèi)型的濾波器。同時(shí)，在系統運行中，外部CPU可以靈活修改濾波器系數，改變?yōu)V波器的頻率響應，滿(mǎn)足特定的應用要求。 |
