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作為面向數字信號處理的可編程嵌入式處理器，DSP具有高速、靈活、可靠、可編程、低功耗、接口豐富、處理速度快、實(shí)時(shí)性好等特點(diǎn)。雷達信號處理系統所涉及的主要技術(shù)包括數據重采樣、參數估計、自適應濾波、恒虛警處理、脈沖壓縮、自適應波束形成和旁瓣對消等，通常需要完成大量具有高度重復性的實(shí)時(shí)計算。由于DSP可以利用硬件算術(shù)單元、片內存儲器、哈佛總線(xiàn)結構、專(zhuān)用尋址單元、流水處理技術(shù)等特有的硬件結構，來(lái)高速完成FFT、FIR、復數乘加、相關(guān)、三角函數以及矩陣運算等數字信號處理。因此，DSP非常適合雷達數字信號處理算法的實(shí)現。本文詳細地介紹了一種基于ADI公司高性能DSP—ADSP-TS101的雷達信號處理系統的具體實(shí)現方法。 1 系統部件及信號處理算法的實(shí)現 本系統是某雷達的信號處理機，總共有4塊電路板，分為母板、抗干擾板、脈沖壓縮板和MTD板。 1.1 母板 母板主要是為其它三塊單板提供電源，同時(shí)也可作為單板間信號傳送的橋梁，將處理完的視頻數據送到顯示器顯示。 1.2 抗干擾板 抗干擾板的主要功能包括中頻采要、正交解調與低通濾波、自適應旁瓣對消及旁瓣消隱等。 (1) 中頻采樣 中頻采樣主要是通過(guò)ADC讀人中頻數據。本系統的ADC采用美國ADI公司生產(chǎn)的12位、40MSPS轉換速率的高性能模數轉換器，來(lái)將I、Q兩路模擬信號以某一采樣率轉換為數字信號。 (2) 正交解調與低通濾波 該功能用于在FPGA中完成正交解調與低通濾波。在該系統中，FPGA選用的是ALTERA公司生產(chǎn)的EP1K100,，圖1所示是該系統的中頻解調示意圖。由于系統會(huì )將采樣信號均轉換為1，0，-1，0，1……這樣的數字序列，故在對采樣信號進(jìn)行解調后，會(huì )使其變?yōu)榱阒蓄l信號，然后再對其做FIR低通濾波。 (3) 自適應旁瓣對消及旁瓣消隱 實(shí)現上述兩算法總共要用到4片ADSP-TS101S。為了簡(jiǎn)化系統硬件、減少DSP的片間連線(xiàn)，系統的4個(gè)DSP之間應以松耦合的鏈路方式進(jìn)行鏈接�？捎蒁SP1將經(jīng)過(guò)FlR低通濾波后的零中頻信號以DMA方式讀入。為了保證處理的數據為一幀完整的數據，本系統采用乒乓方式讀人I、Q兩路數據，這樣可以保證一邊讀數據，一邊處理，同時(shí)將定點(diǎn)數據轉換為浮點(diǎn)數，并將處理結果送到DSP2。DSP2主要用于計算最佳旁瓣對消參數WI和WQ，并做旁瓣對消工作，再把處理結果送到DSP3。DSP3主要負責轉發(fā)主副通路I、Q兩路數據到DSP4，并計算主副通路I、Q兩路數據模值的工作，同時(shí)負責將處理結果送到DSP4。DSP4主要完成旁瓣消隱運算并將處理結果發(fā)往脈沖壓縮板。 1.3 脈沖壓縮板 脈沖壓縮板主要實(shí)現以下功能： (1) 脈沖壓縮 圖2所示為脈沖壓縮的實(shí)現原理圖。脈沖壓縮主要解決雷達作用距離與分辨率之間的矛盾，是雷達系統中較為成熟和經(jīng)常采用的技術(shù)。假如總距離單元數為6000，則應將其補齊至8192點(diǎn)，然后做FFT。需要說(shuō)明的是，這里用到的H(k)是在MATLAB中生成好的，然后存貯到DSP中以供其調用。在產(chǎn)生H(k)時(shí)，不光要采用加海明窗的方法，還應采用時(shí)域綜合法進(jìn)行旁瓣抑制。具體算法可參見(jiàn)相關(guān)資料。頻域相乘后再做IFFT就是脈沖壓縮的結果。該算法在DSP1中完成后，就可將處理后的數據送到DSP2做后續處理。 (2) 自適應濾波 自適應濾波采用自適應二次對消器來(lái)抑制云雨雜波，它由雜波測量和自適應二次對消器組成，主要在DSP2中完成自適應濾波參數Wi和Wq的估計運算，并做自適應濾波。然后把處理結果送到DSP3做后續處理。 (3) 固定雜波對消 固定雜波對消采用二次對消器，其差分方程為： 在DSP3中做完固定雜波對消后，就可將結果送DSP4。 (4) 相參積累 可按矢量相加方式積累，積累幀數為16個(gè)；本設計采取滑窗方式保存本幀周期和前15個(gè)幀周期的視頻數據：積累后除以16就可以取得平均值。DSP4在做完相參積累后就將處理過(guò)的數據送往MTD板做后續處理。 1.4 MTD板 MTD板實(shí)現的主要功能包括MTD處理、CFAR處理和非相參積累。 (1) MTD處理 MTD處理主要包括8點(diǎn)FFT程序和求模兩部分。圖3所示是其結構原理圖，其中求�？刹捎萌缦陆乒剑� 該算法可在DSP1中完成，處理結果送入DSP2。 (2) CFAR處理 本系統中采用的算法框圖如圖4所示，CFAR處理的參考單元數N為35，前后各16個(gè)距離單元。 該算法在DSP2中完成后，將處理結果送到DSP3。 (3) 非相參積累 常用的非相參積累有單極點(diǎn)積累器、雙極點(diǎn)積累器、滑窗積累平均積累等，本文采用簡(jiǎn)單的滑窗平均積累，其中Ns=8，Mr為總點(diǎn)數。那么： 該算法以及下面模塊中的前半部分均在DSP3中實(shí)現。 (4) 輸出模塊 通過(guò)輸出模塊先完成浮點(diǎn)轉定點(diǎn)，再乘以適當系數將數據范圍壓縮到10位，然后把大于零的振幅數據輸出到D／A的視頻數據，并用前幀同步作為中斷，利用DSP的DMA0來(lái)將數據傳至FPCA，再將FPGA鎖存后的lO位視頻信號輸出到DAC。DAC選用具有10位有效數據位、125MSPS轉換速率的高速器件AD9750，將數字信號轉換為模擬信號后，可由OPA692F運算放大器驅動(dòng)，并由視頻電纜輸出，以分別接到主機和顯示設備。 2 系統設計注意事項 2.1 時(shí)鐘 由于本系統是由多片ADSP-TS101組成的系統，所以由40 MHz晶振產(chǎn)生的時(shí)鐘信號不能直接接到各DSP和FPGA，而應該通過(guò)驅動(dòng)后再接到各DSP，且時(shí)鐘信號到各DSP的距離應該盡可能接近。本系統中采用的時(shí)鐘驅動(dòng)芯片為IDT49FCT805。另外，在PCB布線(xiàn)時(shí)，應該將時(shí)鐘信號盡量布在地層，并對其加以保護。 2.2 電源 ADSP-TS101有三個(gè)電源，其中數字3.3 V用于I／O供電；數字1.2 V用于DSP內核供電；模擬1.2 V為內部鎖相環(huán)和倍頻電路供電。運行時(shí)要求數字3.3 V和數字1.2 V應同時(shí)上電。若無(wú)法嚴格同步，則應保證內核電源1.2 V先上電，I／O電源3.3 V后上電。本系統在數字3.3V輸入端并聯(lián)了一個(gè)大電容，而在數字1.2V輸入端并聯(lián)了一個(gè)小電容，其目的就是為了保證3.3V充電時(shí)間大于1.2V充電時(shí)間，以解決上述問(wèn)題。系統用主機送來(lái)的5 V電壓經(jīng)過(guò)TPS54350得到3.3 V和1.2 V的電壓。各片DSP的數字1.2 V電源各由一片TPS54350供給。6片DSP內部模擬1.2 V則由同一DSP芯片的VDD (1.2 V)經(jīng)濾波網(wǎng)絡(luò )后提供。FPGA的I／O電源為3.3 V，可由電源轉換后直接使用，其2.5 V核電壓應該單獨由一片TPS54350來(lái)輸出供電。 2.3 ADSP—TS101S的復位 TigerSHARC DSP的上電復位較為特殊，在設計時(shí)應充分引起重視。該DSP的上電復位波形要求如圖5所示。這里應當注意的是，tstart_LO在供電穩定之后，還必須大于1 ms才能進(jìn)行操作：而tpulsel_HI則必須大于50個(gè)系統時(shí)鐘周期且小于100個(gè)系統時(shí)鐘周期；tpulse2_LO必須大于100個(gè)系統時(shí)鐘周期。 該DSP上電后正常復位時(shí)，低電平持續時(shí)間必須大于100個(gè)系統時(shí)鐘周期。本系統采用Altera公司的FPGA EPlK100來(lái)產(chǎn)生上電復位波形和時(shí)序控制。由于EPlK100需要一個(gè)配置芯片，而且它和DSP存在一個(gè)上電先后的問(wèn)題。也就是說(shuō)，在上電后，如果FPGA芯片在進(jìn)行配置文件的讀入時(shí)，DSP上電仍未穩定，則應充分延長(cháng)tstart_LO的低電平時(shí)間，以避免上電未穩定而FPGA上的波形已經(jīng)結束。因此，應保證DSP上電穩定先于FPGA芯片配置文件的讀入，此問(wèn)題在系統設計時(shí)應予以充分重視，否則DSP將無(wú)法正常工作。 3 結束語(yǔ) 本文詳細地介紹了雷達信號處理的各種算法在A(yíng)DSP-TS101中的實(shí)現方法。該系統充分利用了ADSP-TS101S高速的運算能力及數據吞吐量。文中討論了DSP應用過(guò)程中的時(shí)鐘設計、電源設計和DSP復位問(wèn)題，因而具有一定的工程指導意義。實(shí)踐表明，由ADSP—TS101S構成的系統硬件結構簡(jiǎn)單，軟件編寫(xiě)方便，而且成本較低。目前，該系統已成功應用于某雷達信號處理機中。 |
