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1 概述 隨著(zhù)人們對通信信息的充裕性、及時(shí)性和便捷性的要求越來(lái)越高，能夠隨時(shí)隨地、方便而及時(shí)地獲取所需信息，變得越來(lái)越重要。2002年，IEEE通過(guò)了10 Gb/s速率的以太網(wǎng)標準——IEEE 802.3ae。10G以太網(wǎng)作為傳統以太網(wǎng)技術(shù)的一次較大的升級，在原有的千兆以太技術(shù)的基礎上將傳輸速率提高了10倍，以滿(mǎn)足人們對移動(dòng)通信業(yè)務(wù)的要求。 2009年1月國內3G牌照正式發(fā)放，標志著(zhù)我國3G時(shí)代的到來(lái)。為了適應移動(dòng)通信的發(fā)展，各大運營(yíng)商展開(kāi)了大規模的3G移動(dòng)通信網(wǎng)絡(luò )建設；而移動(dòng)通信網(wǎng)絡(luò )建設的核心是基站建設，其成本也是最高的。此外，基站的性能好壞也是移動(dòng)通信服務(wù)質(zhì)量的決定因素。所以，運營(yíng)商在不斷尋求新的方式以提高通信服務(wù)質(zhì)量的同時(shí)，也在努力降低通信網(wǎng)絡(luò )建設的成本。分布式基站具有成本低、環(huán)境適應性強、工程建設方便的優(yōu)勢，從而代表了下一代基站的的基本走向。 分布式基站的核心是把傳統的宏基站基帶處理單元BBU和射頻拉遠單元RRU分離，二者通過(guò)光纖連接。網(wǎng)絡(luò )部署時(shí)，BBU集中置放，其容量較大，實(shí)現了容量和覆蓋之間的轉換；RRU置于天面，其環(huán)境適應性強，并且多個(gè)RRU可以共享BBU基帶資源，節省基帶投資。為了實(shí)現基站和直放站之間更有效的互通，愛(ài)立信、華為、NEC、北電網(wǎng)絡(luò )及西門(mén)子五大集團合力制定了CPRI接口協(xié)議。該接口的標準協(xié)議成為了一個(gè)公共的可用指標之一。 2 CPRI協(xié)議簡(jiǎn)述 CPRI（Common Public Radio Interface）協(xié)議定義了兩個(gè)協(xié)議層——物理層（L1）和數據鏈路層（L2）。CPRI接口是位于REC(Radio Equipment Contorl,無(wú)線(xiàn)設備控制)和RE(Radio Equipment，無(wú)線(xiàn)設備)之間以及兩個(gè)RE之間的內部數據化接口；有3種不同的信息流（用戶(hù)平臺數據流SAPIQ、控制和管理平臺數據流SAPCM和同步平臺數據流SAPS）經(jīng)過(guò)CPRI接口傳輸。 3 FPGA實(shí)現CPRI協(xié)議傳輸方案 3.1 基本方案 用FPGA實(shí)現CPRI協(xié)議傳輸具有以下2種方案。 (1) 方案一 RocketIO收發(fā)器的FPGA來(lái)實(shí)現CPRI協(xié)議的光纖通信。其中，RocketIO收發(fā)器是Xilinx公司在Virtex2Pro芯片及以上系列芯片上集成的專(zhuān)用串行通信模塊，在使用時(shí)不占用FPGA其他資源。在Virtex5系列FPGA中，RocketIO稱(chēng)為GTP。 該方案的優(yōu)點(diǎn)是電路板結構緊湊，有利于PCB板布線(xiàn)，且具有很高的系統抗干擾能力。此外，參數設置方便，有利于系統調試。每塊Virtex5型的FPGA芯片中含有多個(gè)GTP收發(fā)器，可以通過(guò)運用4個(gè)GTP來(lái)實(shí)現10 Gb/s的高速率傳輸。每一個(gè)GTP核中包含一個(gè)接收鏈路和一個(gè)發(fā)送鏈路。 (2) 方案二 利用串并轉換的專(zhuān)用芯片，如TI公司生產(chǎn)的TLK2501、美國國家半導體設計的串行/解串器SCAN25100[67]等。其中，SCAN25100的功能最完善，其具備8b/10b編解碼、高速串并轉換、鎖定檢測、CPRI信號和幀丟失檢測等功能。該芯片具有高精度延時(shí)校準測量電路、時(shí)鐘管理以及信號調節功能。 3.2 具體實(shí)現 SCAN25100支持的傳輸速率為2.4576 Gb/s、1.2288 Gb/s和0.6144 Gb/s；TLK2501支持的傳輸速率為1.5～2.5 Gb/s。如果采用專(zhuān)用串并轉換芯片，為了實(shí)現10 Gb/s的速率，必須采用4塊專(zhuān)用芯片，從而加大了PCB板的布線(xiàn)難度和電路板面積，不利于電路設計。 圖1 以太網(wǎng)光接口結構 本文采取第一種設計方案完成10 Gb/s的CPRI高速數據傳輸設計。如圖1所示，以太網(wǎng)光接口包括4部分：10GE光接口、PHY收發(fā)器、時(shí)鐘模塊、FPGA。其中，10GE光接口和PHY收發(fā)器是實(shí)現該10G以太網(wǎng)光接口的硬件設備；FPGA部分是本文設計的核心，采用Xilinx公司的 Virtex6芯片。 10GE光接口：光纖模塊，由光電子器件、功能電路和光接口等組成，其中包括發(fā)射和接收兩部分。發(fā)射部分是：輸入一定碼率的電信號，經(jīng)內部的驅動(dòng)芯片處理后驅動(dòng)半導體激光器或發(fā)光二極管發(fā)射出相應速率的調制光信號。接收部分是：一定碼率的光信號輸入模塊后由光信號管轉換為電信號，經(jīng)前置放大器后輸出相應碼率的電信號。根據參考文獻討論的結果，本文設計的電路結構選用的是XFP（萬(wàn)兆以太網(wǎng)接口小封裝可插拔收發(fā)器）光模塊，與電路板的接口采用10 Gb/s串行電路接口，其只負責完成光/電信號的轉換，優(yōu)點(diǎn)是體積小、功耗低且較易實(shí)現多端口集成。 PHY收發(fā)器：物理層芯片，主要作用是提供以太網(wǎng)的接入通道。該模塊將從FPGA傳輸過(guò)來(lái)的4路3.125 Gb/s的數據流合成12.5 Gb/s的數據流傳輸給光模塊；并且，將從光模塊傳輸過(guò)來(lái)的12.5 Gb/s的數據流分成4條鏈路，以3.125 Gb/s傳輸給FPGA。在該數據流傳輸中，由于FPGA對數據進(jìn)行8b/10b編解碼，因此有效碼率是10 Gb/s，能夠滿(mǎn)足本文的設計要求，可以實(shí)現10G以太網(wǎng)的數據流傳輸。 時(shí)鐘模塊：時(shí)鐘模塊內采用輸出頻率為61.44 MHz的有源晶振為系統提供時(shí)鐘。由于每一數據鏈路的數據傳輸速率為3.125 Gb/s，GTP核對參考時(shí)鐘具有很高的精度要求，所以系統選擇高精度的差分時(shí)鐘作為參考時(shí)鐘。在該系統設計中，GTP核的參考時(shí)鐘沒(méi)有采用DCM（Digital Clock Manager，數字時(shí)鐘管理器）提供的時(shí)鐘。因為在高速數據傳輸過(guò)程中，DCM會(huì )引入一些不可預測的時(shí)鐘抖動(dòng)，這些抖動(dòng)會(huì )隨著(zhù)參考時(shí)鐘輸入到GTP核中，從而造成誤碼。通常使用外部差分晶振源，經(jīng)過(guò)全局時(shí)鐘緩沖的輸出信號作為GTP的參考時(shí)鐘，在數據傳輸過(guò)程中，由GTP內部的DCM產(chǎn)生時(shí)鐘，作為RXUSRCLK、RXUSRCLK2、TXUSRCLK、TXUSRCLK2的時(shí)鐘源，從而消除時(shí)鐘抖動(dòng)以及保持證數據傳輸過(guò)程中的同步性。 FPGA部分：其主要作用包括功能作用和配置監控作用。在該方案中，FPGA的功能作用主要是完成數據的8b/10b編解碼、高速串并轉換，以及CPRI協(xié)議的成幀、解幀、同步、傳輸數據復/分解等操作。FPGA的控制作用主要是針對光接口模塊和PHY模塊。對于光接口模塊，由于XFP提供一個(gè)兩線(xiàn)的串行接口，可以實(shí)現數據診斷功能，實(shí)時(shí)監控光模塊的各種參數，所以FPGA可以實(shí)現對其工作狀態(tài)的實(shí)時(shí)監控。對于PHY模塊，FPGA通過(guò)SMI接口來(lái)控制該模塊的工作模式和檢測該模塊的工作狀態(tài)。 4 設計驗證 4.1 設計驗證方法 為了驗證該電路設計的正確性，對電路的可靠性進(jìn)行了測試。在該FPGA設計系統中加入一個(gè)偽隨機數列（PRBS）產(chǎn)生和檢查電路。由于Xilinx公司的Virtex6型芯片中的IP核GTP中含有偽隨機數列（PRBS）產(chǎn)生和檢測電路，所以本文采用其內部電路自動(dòng)生成PRBS并經(jīng)過(guò)整個(gè)10 Gb/s的以太網(wǎng)高速數據鏈路，最終由其檢測電路來(lái)檢驗數據傳輸中是否出現誤碼。測試方案如圖2所示。FPGA中用于產(chǎn)生和檢測PRBS的GTX核為4個(gè)，每一個(gè)分別對應一個(gè)2.5G鏈路。 圖2 測試方案 由Xilinx公司給出的GTP的用戶(hù)說(shuō)明可知，分別設置信號TXENPRBSTST0、TXENPRBSTST1、RXENPRBSTST0以及RXENPRBSTST1的值為01，而信號INTDATAWIDTH的值為1，其產(chǎn)生的偽隨機數列類(lèi)型為PRBS7。產(chǎn)生PRBS7數列的多項式為1+X6+X7，數據長(cháng)度為128，其可以檢驗經(jīng)過(guò)8b/10b轉換的數據。設置信號RXPRBSERR的值為1，以檢測高速數據傳輸過(guò)程中數據是否出現誤碼。設置信號PRBS_ERR_THRESHOLD0和PRBS_ERR_THRESHOLD1的值，其含義為PRBS循環(huán)檢測中發(fā)生錯誤總數的閾值，以控制信號RXPRBSERR(0,1)。信號RXPRBSERR標志著(zhù)在PRBS循環(huán)測試中檢測數據錯誤發(fā)生的總值超過(guò)了PRBS_ERR_THRESHOLD所設置的閾值，則該信號變?yōu)?。產(chǎn)生的PRBS序列經(jīng)過(guò)發(fā)送鏈路和外部鏈路環(huán)回，再傳輸到接收鏈路，經(jīng)過(guò)相應的處理后到達PRBS檢測電路，進(jìn)而驗證數據的正確性。其中，外部鏈路環(huán)回是主要是指將一根光纖的兩端分別接入到10G光接口的接收與發(fā)送端，使數據本身在設計系統中環(huán)回。 4.2 驗證結果 在實(shí)驗室常溫環(huán)境下，對系統的高速傳輸數據進(jìn)行驗證。該驗證分為兩個(gè)部分，第一部分是運用Xilinx公司研發(fā)的軟件工具Chipscope抓取FPGA內部接收和發(fā)送的數據進(jìn)行比較，以驗證所設計的系統是否能實(shí)現所要求的功能。Chipscope抓取的結果如圖3所示。信號program_after_data0～3為PRBS產(chǎn)生模塊輸出的數據經(jīng)過(guò)功能模塊處理后的數據。信號RX0_PRBSERR0和RX0_PRBSERR1是第一鏈路中PRBS檢測模塊中RXPRBSERR0、1,由圖可知其值為1，即該系統中第0數據鏈路的錯誤計數沒(méi)有超過(guò)閾值PRBS_ERR_THRESHOLD的值。由圖可知，信號RX1_PRBSERR0、1，RX2_PRBSERR0、1和RX3_PRBSERR0、1的值均為0，所以系統的4條數據鏈路的錯誤計數均未超過(guò)閾值。 圖3 Chipscope系統測試結果 第二部分是運用高頻率范圍示波器抓取FPGA輸出給PHY芯片的數據，以檢測該系統傳輸的信號質(zhì)量，由示波器測試的數據傳輸眼圖如圖4所示。由于4路2.5G的傳輸鏈路配置相同且篇幅有限，只是列舉出第0路傳輸數據的眼圖。該系統傳輸的眼圖的比特錯誤率（EyeBER）可達到10-45，眼高為600 mV左右。 圖4 高速數據傳輸眼圖 結語(yǔ) 通過(guò)反復驗證和長(cháng)時(shí)間連續測試，測試結果證明，該設計能夠有效、正確地實(shí)現10 Gb/s的高速數據傳輸，并且傳輸數據的誤碼均未超過(guò)閾值，進(jìn)而證明了該設計系統的可靠性和穩定性。采用FPGA中的RocketIO接口來(lái)設計10 Gb/s速率的光纖傳輸，極大地增強了光纖傳輸設計的靈活性，通過(guò)修改FPGA代碼即可用于高速信號傳輸的多種情況和場(chǎng)合。 |
