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兩個(gè)positions, ASIC and VLSI: VLSI： 1、解釋setup和hold time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。 2、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。 3、用一種編程語(yǔ)言寫(xiě)n!的算法。 4、畫(huà)出CMOS的圖，畫(huà)出tow-to-one mux gate。 5、說(shuō)出你的最大弱點(diǎn)及改進(jìn)方法。 6、說(shuō)出你的理想。說(shuō)出你想達到的目標。 題目是英文出的，要用英文回答。 ASIC: 1、一個(gè)四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing 2、一個(gè)狀態(tài)機的題目用verilog實(shí)現 不過(guò)這個(gè)狀態(tài)機話(huà)的實(shí)在比較差很容易誤解的 3、卡諾圖寫(xiě)出邏輯表達使... 4、用邏輯們畫(huà)出D觸發(fā)器 5、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫(xiě)出決定最大時(shí)鐘的因素同時(shí)給出表達式 6、c語(yǔ)言實(shí)現統計某個(gè)cell在某.v文件調用的次數(這個(gè)題目真bt) 7、cache的主要部分什么的 8、Asic的design flow.... 補充：用邏輯門(mén)畫(huà)D觸發(fā)器 |
