|
IP（Intelligent Property）核是具有知識產(chǎn)權核的集成電路芯核總稱(chēng)，是經(jīng)過(guò)反復驗證過(guò)的、具有特定功能的宏模塊，與芯片制造工藝無(wú)關(guān)，可以移植到不同的半導體工藝中。到了SOC階段，IP核設計已成為ASIC電路設計公司和FPGA提供商的重要任務(wù)，也是其實(shí)力體現。對于FPGA開(kāi)發(fā)軟件，其提供的IP核越豐富，用戶(hù)的設計就越方便，其市場(chǎng)占用率就越高。 IP（Intellectual Property）就是常說(shuō)的知識產(chǎn)權。美國Dataquest咨詢(xún)公司將半導體產(chǎn)業(yè)的IP定義為用于A(yíng)SIC、ASSP和PLD等當中，并且是預先設計好的電路模塊。IP核模塊有行為（Behavior）、結構（Structure）和物理（Physical）三級不同程度的設計，對應描述功能行為的不同分為三類(lèi)，即軟核（Soft IP Core）、完成結構描述的固核（Firm IP Core）和基于物理描述并經(jīng)過(guò)工藝驗證的硬核（Hard IP Core）。 從IP 核的提供方式上，通常將其分為軟核、硬核和固核這3 類(lèi)。從完成IP 核所花費的成本來(lái)講，硬核代價(jià)最大；從使用靈活性來(lái)講，軟核的可復用使用性最高。 軟核 (Soft IP Core) 軟核在 EDA 設計領(lǐng)域指的是綜合之前的寄存器傳輸級 (RTL) 模型 ；具體在 FPGA 設計中指的是對電路的硬件語(yǔ)言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。軟核只經(jīng)過(guò)功能仿真，需要經(jīng)過(guò)綜合以及布局布線(xiàn)才能使用。其優(yōu)點(diǎn)是靈活性高、可移植性強，允許用戶(hù)自配置 ；缺點(diǎn)是對模塊的預測性較低，在后續設計中存在發(fā)生錯誤的可能性，有一定的設計風(fēng)險。軟核是 IP 核應用最廣泛的形式。 固核 (Firm IP Core) 固核在 EDA 設計領(lǐng)域指的是帶有平面規劃信息的網(wǎng)表；具體在 FPGA 設計中可以看做帶有布局規劃的軟核，通常以 RTL 代碼和對應具體工藝網(wǎng)表的混合形式提供。將 RTL 描述結合具體標準單元庫進(jìn)行綜合優(yōu)化設計，形成門(mén)級網(wǎng)表，再通過(guò)布局布線(xiàn)工具即可使用。和軟核相比，固核的設計靈活性稍差，但在可靠性上有較大提高。 硬核 (Hard IP Core) 硬核在EDA設計領(lǐng)域指經(jīng)過(guò)驗證的設計版圖 ；具體在 FPGA 設計中指布局和工藝固定、經(jīng)過(guò)前端和后端驗證的設計，設計人員不能對其修改。不能修改的原因有兩個(gè) ：首先是系統設計對各個(gè)模塊的時(shí)序要求很?chē)栏�，不允許打亂已有的物理版圖 ；其次是保護知識產(chǎn)權的要求，不允許設計人員對其有任何改動(dòng)。IP 硬核的不許修改特點(diǎn)使其復用有一定的困難，因此只能用于某些特定應用，使用范圍較窄。 |
