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作者：小墨同學(xué) 今天我們講時(shí)序 一、從靜態(tài)時(shí)序分析說(shuō)起 我理解的靜態(tài)時(shí)序分析，就是我們在不加激勵的情況下，通過(guò)對電路進(jìn)行時(shí)序的延遲計算，預計電路的工作流程，對電路提出我們需要的一些約束條件，比如我們需要從A寄存器到B寄存器的延遲不能大于10ns，如果我們不添加時(shí)序約束，綜合工具可能會(huì )有好幾條路徑，按照它自己的要求來(lái)布局布線(xiàn)，那么從A寄存器到B寄存器的時(shí)間就有可能是20ns或者15ns之類(lèi)的路徑，而我們需要的是不能大于10ns，因此，我們需要添加時(shí)序約束，再根據特定的時(shí)序模型，使我們的系統達到設計要求。 這里的時(shí)間延遲可能包括我們的PCB板的走線(xiàn)延遲，也包括FPGA內部的走線(xiàn)延遲，時(shí)鐘延遲等等，這里我們添加的時(shí)序約束，就相當于我們在沒(méi)有下板之前，通過(guò)計算，來(lái)模擬仿真下板后的延遲情況，并通過(guò)時(shí)序報告查看有哪些違規路徑，以及建立保持時(shí)間不平衡的情況，通過(guò)時(shí)序優(yōu)化使其達到一個(gè)穩定狀態(tài)的過(guò)程。 小墨在做SDRAM時(shí)序約束的時(shí)候深有體會(huì )，即使我們老老實(shí)實(shí)的按照時(shí)序計算公式將延時(shí)計算出來(lái)添加到工程中去，時(shí)序報告也顯示時(shí)序收斂并且也幾乎達到了建立保持時(shí)間的平衡狀態(tài)，前后仿真也沒(méi)什么問(wèn)題，以為一切就緒了，但是下板后就是跑不起來(lái)，最后我還是改動(dòng)了一下約束參數，有時(shí)候甚至改動(dòng)幅度與計算幅度相比較大，當然還是在保證時(shí)序收斂的情況下，下板之后竟然跑起來(lái)了，可能是我第一次接觸時(shí)序這個(gè)高大上的概念，經(jīng)驗不足吧，有的時(shí)候真是碰運氣....當然等會(huì )我將源碼共享的時(shí)候，大家還需要自己進(jìn)行時(shí)序約束，因為我們的FPGA芯片型號，PCB布局,SDRAM型號都不太一樣，那么跑起來(lái)是件很困難的事情，所以大家還需要自己親自學(xué)一下這部分的知識，自己去摸索。 我們直接來(lái)看這個(gè)圖, 
要看懂這個(gè)圖，當然還需要有一個(gè)模型
時(shí)序圖上的第一個(gè)時(shí)鐘，即我們的源時(shí)鐘，或者說(shuō)是我們的晶振時(shí)鐘，從晶振到達源寄存器，這段路程肯定是有延遲的，我們把這段延遲叫做Tc2s，也即我們的clk1. 時(shí)序圖上的第二個(gè)時(shí)鐘，是我們的源時(shí)鐘到達目的寄存器的時(shí)鐘，即我們的鎖存寄存器的時(shí)鐘，它到目的寄存器的延遲，我們稱(chēng)為T(mén)c2d，也即我們的clk2 clk1 到達源寄存器的時(shí)候，將輸入的數據鎖存器到源寄存器，目的寄存器沒(méi)有鎖存值，等到第二個(gè)時(shí)鐘周期，clk2 到達目的寄存器的時(shí)候，將源寄存器的輸出數據鎖存，數據必須在clk2 到達之前保持穩定，從數據到達目的寄存器到clk2到達這段時(shí)間，稱(chēng)為建立時(shí)間，當然，數據被鎖存之后，還需要保持穩定一段時(shí)間，這段時(shí)間稱(chēng)為保持時(shí)間。 從數據被源寄存器鎖存開(kāi)始，到數據出現在目的寄存器的這段時(shí)間，我們稱(chēng)為數據的傳輸時(shí)間Tco 我們做這樣一個(gè)考慮，如果Tco很長(cháng)，也就是說(shuō)，數據從被源寄存器捕獲，到出現在目的寄存器的延時(shí)時(shí)間較長(cháng)，甚至長(cháng)到clk2到達目的寄存器的時(shí)候還沒(méi)有到達，那么，我們就說(shuō)這段路徑，建立時(shí)間違規，數據不能被正確捕獲，這時(shí)候，我們就可以給其添加約束，讓數據在多少納秒之內到達，保證數據被捕獲，然后綜合工具就會(huì )根據我們的要求，尋找最佳路徑，從而保證建立時(shí)間足夠長(cháng)。 同理，假設Tco很短，短到clk2到來(lái)的時(shí)候，本來(lái)應該被捕獲的數據，還沒(méi)有保持一定的穩定時(shí)間，就被下一個(gè)要捕獲的數據給覆蓋了，或者說(shuō)我們捕獲到的是下一個(gè)要捕獲的數據，從而造成保持時(shí)間違規 所以，Tco的時(shí)間既不能太長(cháng)，也不能太短，必須在一個(gè)合理的范圍內，盡量讓目的寄存器的捕獲時(shí)鐘在數據的有效窗口內，所以，建立保持時(shí)間必須滿(mǎn)足下列公式，公式的由來(lái)完全來(lái)自于時(shí)序圖
其中，Tc2d - Tc2s叫做時(shí)鐘偏斜，這兩個(gè)公式，是我們下面分析SDRAM時(shí)序的兩個(gè)重要公式 再來(lái)看一下這兩個(gè)公式，既然我們要做時(shí)序分析，得要知道我們要分析的是哪一部分吧，Tclk我們無(wú)法改變，就是系統時(shí)鐘嘛，時(shí)鐘偏斜我們也改變不了，因為對于一個(gè)特定的FPGA器件，時(shí)鐘偏斜相對固定，所以我們可以改變的就是Tco，怎么改變呢，就是添加我們的時(shí)序約束，讓綜合工具按照我們的要求尋找符合我們約束的路徑，從而滿(mǎn)足建立保持時(shí)間的要求。 二、輸入輸出模型以及I/O約束 1、先來(lái)看輸出模型
當然這個(gè)輸出模型并不是很符合我們的FPGA 和SDRAM的輸出模型，是我從網(wǎng)上找來(lái)的一張圖片，不過(guò)沒(méi)關(guān)系，做一下修改就好了。 我們的源時(shí)鐘需要進(jìn)入FPGA的PLL中，然后輸出給我們的FPGA做內部時(shí)鐘，在輸出到外部做SDRAM的工作時(shí)鐘，所以上圖中，晶振到外部器件的時(shí)鐘路徑，應該是PLL的輸出到SDRAM的輸出路徑 還有，我們之前做的靜態(tài)時(shí)序分析，是基于在FPGA內部的，所以數據的延遲時(shí)間只有Tco一個(gè)參數，然而，我們的這個(gè)輸出模型，是源寄存器在FPGA內部，而目的寄存器在我們的SDRAM內部，所以，我們的數據輸出路徑的延遲，還需要加上一部分，即我們的外部PCB走線(xiàn)延遲 這樣，我們的輸入延遲 = 數據在FPGA內部傳輸延遲 Tco + 外部PCB走線(xiàn)延遲 帶入我們的靜態(tài)時(shí)序分析的建立時(shí)間公式得 Tco < Tclk - Tsu - 外部PCB延遲 + 時(shí)鐘偏斜 由于是輸出模型，所以，Tco即我們的約束部分，Tsu即SDRAM的建立時(shí)間，又因為，altera官方提供的資料，不用時(shí)鐘偏斜這一概念，用的是時(shí)鐘網(wǎng)絡(luò )延時(shí)， 即時(shí)鐘網(wǎng)絡(luò )延時(shí) = - 時(shí)鐘偏斜，即 Tc2s - Tc2d 所以，我們得出輸出模型的一個(gè)最終公式 Tco < Tclk - Tsu - 外部PCB延遲 - 最大時(shí)鐘網(wǎng)絡(luò )延時(shí) 其中 Tsu + 外部PCB延遲 + 最大時(shí)鐘網(wǎng)絡(luò )延時(shí) 稱(chēng)為最大輸出延時(shí) 也即 Tco < Tclk - 最大輸出延時(shí) 我們到時(shí)候給時(shí)序分析工具添加的，就是這個(gè)最大輸出延時(shí)，有人會(huì )問(wèn)，為什么我們添加的不是 Tclk - 最大輸出延時(shí)，這個(gè)問(wèn)題我之前也想過(guò)，我理解的就是，最大輸出延時(shí)是真實(shí)存在的，當我們下板之后，這些延時(shí)會(huì )直接影響系統的，而Tclk確實(shí)固定的，因此，我們只需要算出最大輸出延時(shí)，其實(shí)Tco就已經(jīng)確定了，綜合工具會(huì )根據這個(gè)確定值尋找路徑 同理，我們根據靜態(tài)時(shí)序分析的公式算出最小輸出延時(shí) 即Tco + 外部PCB走線(xiàn)延遲 + 時(shí)鐘偏斜 > Th 即 Tco > Th - 外部PCB走線(xiàn)延時(shí) + 最大時(shí)鐘網(wǎng)絡(luò )延時(shí) 其中，最小輸出延時(shí) = Th - 外部PCB走線(xiàn)延時(shí) + 最大時(shí)鐘網(wǎng)絡(luò )延時(shí) 即 Tco > 最小輸出延時(shí) 2、再來(lái)看輸入模型
輸入模型無(wú)非就是跟輸出模型相反罷了，原來(lái)FPGA作為輸出，現在作為輸入，還是要考慮我們之前靜態(tài)時(shí)序分析的時(shí)候推出的那兩個(gè)公式 即 Tclk + 時(shí)鐘偏斜 > Tco + 外部PCB走線(xiàn)延時(shí) + Tsu 那么Tco + 外部PCB走線(xiàn)延時(shí) + 時(shí)鐘網(wǎng)絡(luò )延時(shí) < Tclk - Tsu, 小于號左邊就是我們的最大輸入延時(shí) ，這里的Tco就不再是FPGA內部的了，而是數據經(jīng)過(guò)SDRAM的延時(shí)了。Tclk就是FPGA的內部時(shí)鐘了，Tsu當然也是FPGA的建立時(shí)間。到了這個(gè)地方我就有點(diǎn)不懂了，既然是輸入延時(shí)，為什么不把FPGA的建立時(shí)間考慮在內呢？要知道我們在推輸出延時(shí)的時(shí)候也是把SDRAM的建立時(shí)間考慮在內了啊，為什么這里就不把FPGA的建立時(shí)間考慮在內呢？ 我是這么理解的，會(huì )不會(huì )是因為我們只需要算數據到FPGA引腳的延時(shí)就可以了，剩下的路徑，包括數據從FPGA引腳到數據被鎖存這段時(shí)間，也就是已經(jīng)包括了FPGA的建立時(shí)間在內了的緣故，這段時(shí)間是綜合工具根據我們的輸入延時(shí)來(lái)分配路線(xiàn)的。 這個(gè)問(wèn)題，希望看到的大神給個(gè)意見(jiàn)吧 當然了，最小輸入延時(shí)也是根據那個(gè)公式求得 即Tco + 外部PCB走線(xiàn)延時(shí) +時(shí)鐘網(wǎng)絡(luò )延時(shí) > Th 即最小輸入延時(shí) > Th 3、下面我們做一個(gè)總結 最大輸出延時(shí) = 外部器件的Tsu + 外部PCB最大延遲 + 最大時(shí)鐘網(wǎng)絡(luò )延時(shí) 最小輸出延時(shí) = 外部器件的Th - 外部最小PCB走線(xiàn)延時(shí) + 最大時(shí)鐘網(wǎng)絡(luò )延時(shí) 最大輸入延時(shí) = 外部器件最大Tco + 外部PCB最大走線(xiàn)延時(shí) + 最大時(shí)鐘網(wǎng)絡(luò )延時(shí) 最小輸入延時(shí) = 外部器件最小Tco + 外部PCB最小走線(xiàn)延時(shí) + 最小時(shí)鐘網(wǎng)絡(luò )延時(shí) 下面再來(lái)解釋一下最大最小問(wèn)題，看到這大家肯有點(diǎn)看不懂了，剛才還覺(jué)得可以，加了一些最大最小就看不懂了，其實(shí)我們要做的輸出，不僅僅是有一個(gè)引腳輸出，拿我們的SDRAM來(lái)說(shuō)，有12根地址線(xiàn)，還有16根數據線(xiàn)還有其他的控制信號線(xiàn)要輸出，那么，我們應該選其中最長(cháng)的，或者最短的來(lái)考慮，只要最長(cháng)的或者最短的滿(mǎn)足要求了，其他的自然也就滿(mǎn)足要求了，即我們用最壞的打算來(lái)考慮我們的約束路徑。 還有最大最小時(shí)鐘網(wǎng)絡(luò )延時(shí)，由于這里我們只有一跟時(shí)鐘線(xiàn)，就無(wú)所謂最大最小了，這么說(shuō)就是為了規范 最大最小外部器件的Tco，數據經(jīng)過(guò)SDRAM的時(shí)候，并不是時(shí)間都是一樣的，總有些快慢問(wèn)題，這里我們也取極限，就是數據經(jīng)過(guò)SDRAM的最大時(shí)間和最小時(shí)間，這個(gè)時(shí)間在datasheet里面是有參數的 細心的朋友可能會(huì )發(fā)現 最小輸出延時(shí)計算的時(shí)候，為什么是減去 最小PCB走線(xiàn)延時(shí)呢，為什么不是最大？為什么不是加上最大時(shí)鐘網(wǎng)絡(luò )延時(shí)呢？為什么不是最��？其實(shí)，時(shí)序分析工具分析的時(shí)候是按照一定的公式計算數據到達時(shí)間和數據需要時(shí)間的，這個(gè)公式見(jiàn)下圖
在計算保持時(shí)間余量，數據需要時(shí)間的時(shí)候，公式是減去 output minimum delay of pin 為什么是減去呢，按理說(shuō)應該是加上我們的輸出最小延時(shí)才對，小墨當時(shí)也不理解，所以就當是記住吧，也就是說(shuō) 這里的 output minimum delay of pin = - 輸出最小延時(shí) 這樣理解的話(huà)，那么輸出最小延時(shí)越大，那么output minimum delay of pin 就越小了，也就是為什么是減去最小PCB延時(shí)的原因吧 后面我們到時(shí)序分析工具里面看時(shí)序報告圖的時(shí)候就會(huì )發(fā)現，如果我們約束的最小輸出延時(shí)是負數的話(huà)，里面顯示的卻是正數，所以，我們就暫時(shí)記住好了，因為真的是不好理解。 三、參數計算 根據我們剛才推斷出來(lái)的那幾個(gè)公式，我們就可以進(jìn)行參數計算了，先來(lái)看看我們需要什么參數 輸出模型的時(shí)候，我們需要的是SDRAM的建立時(shí)間，保持時(shí)間，外部PCB走線(xiàn)延時(shí)，輸入模型的時(shí)候，我們需要的是外部器件的最大最小Tco SDRAM的建立保持時(shí)間可以從datasheet里面找到
根據器件型號，我們選擇建立時(shí)間為 1.5 ns ,保持時(shí)間為 0.8ns，外部PCB走線(xiàn)延時(shí)這個(gè)不怎么好算，只能估計吧，因為板子不是我畫(huà)的，長(cháng)度也不知道，根據經(jīng)驗，我們知道，信號在PCB上的延時(shí)大概為0.18ns /1000mil，那我就估計為最大0.3ns，最小0.1好了 然后是時(shí)鐘網(wǎng)絡(luò )延時(shí)，也就是源時(shí)鐘到達源寄存器 - 到達目的寄存器的值，由于我們的時(shí)鐘是總PLL發(fā)出的，時(shí)鐘從FPGA管腳輸出后再送給SDRAM，因此這個(gè)值一定是負值，而且也是時(shí)鐘在PCB上的走線(xiàn)延時(shí)，這個(gè)值我們估算為-0.1ns好了，因為真的沒(méi)法算我覺(jué)得。 然后是數據經(jīng)過(guò)外部器件的最大最小延時(shí)，這個(gè)值我們在SDRAM的理論篇里面說(shuō)了，就是Tac參數和Toh參數，不懂得朋友可以到前面去補補課，這個(gè)值我們在datasheet里面也找得到
所以我們取最大Tco 為5.4ns 最小Tco為2.7ns 經(jīng)過(guò)計算得我們的約束參數 最大輸出延時(shí) =外部器件的Tsu+外部PCB最大延遲+最大時(shí)鐘網(wǎng)絡(luò )延時(shí) =1.5+0.3-0.1=1.7ns 最小輸出延時(shí) = 外部器件的Th - 外部最小PCB走線(xiàn)延時(shí) + 最大時(shí)鐘網(wǎng)絡(luò )延時(shí) = -（0.8 - 0.1 - 0.1 ） = - 0.6ns 最大輸入延時(shí) = 外部器件最大Tco + 外部PCB最大走線(xiàn)延時(shí) + 最大時(shí)鐘網(wǎng)絡(luò )延時(shí) = 5.4 + 0.3 - 0.1=5.6ns 最小輸入延時(shí) = 外部器件最小Tco + 外部PCB最小走線(xiàn)延時(shí) + 最小時(shí)鐘網(wǎng)絡(luò )延時(shí) = 2.7 + 0.1 -0.1 = 2.7ns 四、全局時(shí)鐘約束 由于我們的時(shí)鐘是由晶振源傳到PLL，然后再由PLL輸出給SDRAM和FPGA內部寄存器的，因此我們需要對輸入的時(shí)鐘進(jìn)行約束，約束其為50M的時(shí)鐘，并對應好我們的端口時(shí)鐘clk，即約束我們的輸入時(shí)鐘為50M，并給這個(gè)時(shí)鐘取一個(gè)在時(shí)序分析時(shí)鐘的名字，即sys_clk，關(guān)于timequest的使用，大家還需自行學(xué)習，這里僅僅只是說(shuō)約束方法
而對于PLL輸出時(shí)鐘的約束，我們僅需在.sdc文件相應的的位置，手動(dòng)輸入約束即可，僅需要一條語(yǔ)句 ,這條命令輸進(jìn)去以后，時(shí)序分析工具會(huì )自動(dòng)的為我們約束好PLL的輸出時(shí)鐘
我們可以通過(guò)查看時(shí)序報告，可以看到，我們的時(shí)鐘都跑到了我們約束的條件，如果我們不加這條語(yǔ)句的的話(huà)，那么PLL的輸出時(shí)鐘是達不到這個(gè)要求的，那樣的話(huà)，我們的時(shí)鐘都不穩定，更別提系統穩定性了
五、關(guān)于虛擬時(shí)鐘 上圖中，細心的朋友可能會(huì )看到，第一行有一個(gè)SDRAM_CLK，這個(gè)時(shí)鐘是怎么來(lái)的呢？這個(gè)時(shí)鐘，其實(shí)就是我們給外部的芯片模擬了一個(gè)時(shí)鐘，因為外部器件的時(shí)鐘是我們PLL生成，送到外部管腳去的，并不是我們FPGA的內部時(shí)鐘，既然不是內部時(shí)鐘，那么我們就無(wú)法對其進(jìn)行約束，我們只能定義這么一個(gè)虛擬的時(shí)鐘，來(lái)盡可能模擬SDRAM的工作時(shí)鐘。 例如，輸入的時(shí)候，源寄存器在SDRAM中，目的寄存器在FPGA中，數據的傳輸是在SDRAM工作時(shí)鐘下進(jìn)行的，但是時(shí)序分析工具不知道這個(gè)時(shí)鐘，所以我們定義一個(gè)虛擬時(shí)鐘，連接好它的路徑，即從哪輸出，輸到哪，這里的話(huà)就是從PLL的clk2輸出，到SDRAM的時(shí)鐘輸入引腳了。
既然是模擬，那我們也應該考慮到這個(gè)時(shí)鐘從PLL輸出，到FPGA引腳的這段時(shí)間的延時(shí)，我們對其進(jìn)行最大，最小延時(shí)約束
同理，我們約束最小值為0ns，這里就不做演示了，方法是一樣的 六、I/O時(shí)序約束 由于篇幅所限，這里就不能一點(diǎn)點(diǎn)的做了，只舉個(gè)例子吧，做最大輸入延時(shí)的約束，我們點(diǎn)擊 constraints ———> set input delay 時(shí)鐘名字我們選的就是我們生成的虛擬時(shí)鐘，為什么呢？因為我們做的是IO約束，即FPGA和SDRAM互相交換數據，既然交換數據肯定是建立在時(shí)鐘的基礎上的，這個(gè)時(shí)鐘，就是虛擬時(shí)鐘。這個(gè)地方比較難懂了，我理解的也不是太好。畢竟我們是要看得是時(shí)序報告，時(shí)序報告就是建立在虛擬時(shí)鐘的基礎上的一個(gè)模擬過(guò)程。先理解到這里吧，也不知道該怎么解釋了，還請看到的大神給指點(diǎn)一二吧~ 下面我們做最大輸入延時(shí)的約束,設置我們最大的輸入延時(shí)為5.4ns
設置輸入路徑，因為只有SDRAM_data路徑是雙向的，做輸入的時(shí)候僅考慮這個(gè)路徑即可
然后我們再做一個(gè)輸出最大延時(shí)的約束，輸出最大延時(shí)為1.7ns ，輸出路徑包括除了時(shí)鐘和時(shí)鐘有效信號sdram_cke信號外的所有的SDRAM引腳，當然也包括sdram_data信號，為什么不包括cke信號呢？因為cke信號自始至終沒(méi)有多少次的變化，也就是說(shuō)對時(shí)序要求不嚴格，對于這種信號，類(lèi)似還有片選信號，數碼管片選，位選等，我們只需對其進(jìn)行false路徑約束即可，即對時(shí)序沒(méi)有嚴格要求的路徑
剩下的路徑我就不再做了，都是一樣的，將所有路徑約束好之后，我們需要開(kāi)始調sdram工作時(shí)鐘的相位偏移了 由于篇幅所限，剩下的內容我放到下篇中講，謝謝大家~ 以后小墨同學(xué)的文章將在北京至芯科技官方技術(shù)論壇同時(shí)更新，至芯科技的官方技術(shù)論壇也有很多的資料供大家下載，里面也有小墨的專(zhuān)題板塊，希望廣大網(wǎng)友和愛(ài)好者的大力支持~ http://www.fpgaw.com/ 小墨同學(xué)《零基礎學(xué)FPGA》學(xué)習專(zhuān)版 一個(gè)大三學(xué)生學(xué)習之路的真實(shí)記錄 http://www.fpgaw.com/thread-78527-1-1.html 下面是至芯科技官方網(wǎng)站，夏宇聞教授和那里的老師都超好的~有意愿接受FPGA培訓的可以找工作人員咨詢(xún) http://www.zxopen.com/ 以后小墨同學(xué)的教程會(huì )跟這款開(kāi)發(fā)板配套，想跟小墨同學(xué)一起學(xué)習，一起進(jìn)步的的可以考慮一下購買(mǎi)一塊開(kāi)發(fā)板，畢竟學(xué)習要舍得投資嘛，下面是開(kāi)發(fā)板淘寶鏈接 http://item.taobao.com/item.htm? ... ;abbucket=13#detail |
