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手把手課堂：FPGA 101 將SoC平臺設計與DSP系統生成器相集成 作者：Daniel E. Michek，賽靈思公司系統級產(chǎn)品營(yíng)銷(xiāo)高級經(jīng)理，daniel.michek@xilinx.com Vivado系統生成器工具能方便地接入平臺設計，從而可充分利用開(kāi)發(fā)板接口和處理系統。 FPGA的應用不斷拓展，同時(shí)FPGA設計流程也隨之不斷演進(jìn)。我們不再將FPGA用作簡(jiǎn)單的膠合邏輯，甚至不再作為信號處理鏈的核心，用以將IP與專(zhuān)有后端接口集成。相反，FPGA正在轉變?yōu)榭删幊唐舷到y，其中包含作為處理器外設的硬件以及在強大APU上運行的高級軟件。這種架構就是我們所說(shuō)的賽靈思全可編程SoC。 為了充分發(fā)揮這種全新流程的優(yōu)勢，我們需要將設計方法從FPGA早期的自上而下RTL轉變?yōu)橐訧P開(kāi)發(fā)和標準化連接（例如ARM的高級可擴展接口 (AXI)）為中心的自下而上流程。隨著(zhù)接口從定制接口發(fā)展為通用接口，我們就可以花更少的精力來(lái)驗證數據路徑與平臺設計之間的交互。 賽靈思DSP系統生成器（System Generator for DSP）同樣也得到了發(fā)展。該工具是Vivado®設計套件的一部分，其通過(guò)將DSP數據路徑整合到用Vivado IP Integrator工具構建的平臺設計中，打造出全新的自下而上設計方法。我們仔細看看系統生成器（System Generator）實(shí)現的設計自動(dòng)化如何幫助高性能設計充分利用平臺連接功能。 構建全可編程平臺框架 通過(guò)定義用來(lái)存放數據路徑的平臺框架，我們可以啟動(dòng)全新的設計流程。Vivado工具套件能識別開(kāi)發(fā)板；我們將利用開(kāi)發(fā)板自動(dòng)化功能構建新的平臺設計。 如圖1所示，平臺設計或平臺框架的基本組成包括：處理器級和開(kāi)發(fā)板級接口，以及將其組合在一起的邏輯。我們將平臺框架作為系統級設計的基礎（即外殼），這給我們的數據路徑提供了空間。模塊和連接功能自動(dòng)化通過(guò)IP外設將處理系統連接到板級接口。封裝在IP Catalog中的DSP數據路徑或軟件加速器利用賽靈思Designer Assistance自動(dòng)化功能方便地連接到我們的處理器平臺框架中，進(jìn)而連接到外部器件接口。 創(chuàng )建作為可輸入IP的數據路徑 我們的最終目標是讓數據路徑能進(jìn)入全可編程平臺框架。如果要從頭開(kāi)始，我們可以用標準化接口創(chuàng )建數據路徑。如圖2所示，只需將網(wǎng)關(guān)端口迅速標記為AXI4-Lite接口，或者對端口進(jìn)行命名以匹配標準連接（如Simulink®圖上的AXI4-Stream），這樣，System Generator為Vivado IP Catalog打包設計時(shí)就會(huì )為設計添加額外邏輯并將通用信號收集到接口內。 不過(guò)，我們利用一種新設計方法，使用平臺框架定制一個(gè)可集成到全可編程設計的插件。我們使用自動(dòng)化功能確定平臺設計中現有哪些接口，哪些接口與開(kāi)發(fā)板關(guān)聯(lián)，以及哪些接口可為DSP數據路徑創(chuàng )建插件。既然我們的目標是將數據路徑轉換為可連接至平臺框架的IP，因此我們不需要關(guān)注板級接口，而是關(guān)注標準化AXI接口。開(kāi)發(fā)板上的每個(gè)不關(guān)聯(lián)接口轉變?yōu)镾ystem Generator網(wǎng)關(guān)。這些網(wǎng)關(guān)在System Generator中充當簡(jiǎn)單信號，當我們將平臺設計導出到IP Catalog時(shí)，這些網(wǎng)關(guān)會(huì )生成用以連接平臺設計的AXI 接口。 
圖1 –將處理系統連接到板級接口的平臺框架實(shí)例 如實(shí)例所示，AXI4-Lite接口創(chuàng )建獨立的讀/寫(xiě)信號，在導出到Vivado工具套件時(shí)共享通用的可尋址寄存器接口。簡(jiǎn)單的復制-粘貼使我們在地址偏移位置通過(guò)相同接口獲得更多用于處理器的直接寄存器。同時(shí)，我們可自動(dòng)生成軟件驅動(dòng)API以讀/寫(xiě)寄存器。
圖2 – 自動(dòng)將網(wǎng)關(guān)導入AXI4-Lite和AXI4-Stream接口
圖3 – 將DSP數據路徑連接到平臺框架的平臺系統 如果平臺設計中提供AXI4-Stream接口，System Generator會(huì )向模型添加正確匹配的網(wǎng)關(guān)。AXI4- Stream接口極其靈活并包含很多信號。ACLK時(shí)鐘源與該接口相關(guān)聯(lián)，但該信號直接作為這部分數據路徑的抽象系統時(shí)鐘。TVALID信號表示接口有效。其他信號為可選信號。System Generator會(huì )將初始流接口中的信號添加到我們的模型，不過(guò)我們可以通過(guò)刪除或添加信號來(lái)滿(mǎn)足內部要求。 在圖2所示的模型中，我們的數據路徑只關(guān)心TDATA（經(jīng)接口發(fā)送的數據）和S_AXIS接口上的TVALID。為刪除不必要的信號，我們針對該模型對沒(méi)用的網(wǎng)關(guān)添加注釋?zhuān)驗槟J值將會(huì )驅動(dòng)IP Integrator中的信號連接。 AXI4-Lite和AXI4-Stream信號能利用自下而上方法輕松進(jìn)行仿真和驗證。AXI4-Lite接口建模為用于訪(fǎng)問(wèn)大量Simulink模塊的簡(jiǎn)單網(wǎng)關(guān)，實(shí)現網(wǎng)關(guān)一側到另一側數據傳送的抽象。同樣，AXI4-Stream接口只是一系列遵循簡(jiǎn)單握手規則的信號，以將數據從一個(gè)IP核傳遞到另一個(gè)。 仿真建模的唯一挑戰在于接口上所用的可選端口。如果我們每個(gè)周期都接收數據并通過(guò)數據路徑無(wú)中斷地進(jìn)行處理，我們就不需要TREADY握手信號。簡(jiǎn)化模型通過(guò)TDATA 網(wǎng)關(guān)將矢量的每個(gè)元素從Simulink的信號發(fā)送到Workspace令牌。當需要完整握手時(shí)，我們用AXI4-Stream FIFO進(jìn)行建模以緩沖數據，如圖2中的M_AXIS接口所示。 這種定制的自動(dòng)化功能可作為創(chuàng )建連接平臺框架的IP的起點(diǎn)。不過(guò)，System Generator很靈活，允許我們添加或刪除部分甚至整個(gè)AXI接口。最終可將數據路徑轉換為可在多個(gè)系統級設計中重用的IP。 添加邏輯后，最后一步是將使用DSP系統生成器構建的數據路徑導出到Vivado IP Catalog。這種操作能實(shí)現接口的簡(jiǎn)單連接，無(wú)論使用RTL還是在IP Integrator中都是如此。此外，我們還生成在SDK中使用的驅動(dòng)器，并將具有最佳測試向量數據的仿真模型連接到IP。由于我們在創(chuàng )建DSP數據路徑時(shí)事先知道平臺框架的情況，因此能自動(dòng)組合模型和平臺設計，如圖3中的完整系統所示。 降低仿真風(fēng)險 生成包含硬件加速器、DSP數據路徑或定制邏輯的完整片上系統很具有挑戰性。采用自下而上方式進(jìn)行仿真以確定數據路徑按預期工作，這種方法風(fēng)險很大，而且維持可支持數據路徑的平臺接口帶寬同樣很困難。 我們通過(guò)使用標準化接口開(kāi)發(fā)能降低仿真風(fēng)險的IP。這是因為接口級的交互被抽象化，使我們專(zhuān)注于驗證內部數據路徑。最后，通過(guò)利用開(kāi)發(fā)板、模塊和連接的智能自動(dòng)化功能，我們可生成基于平臺的系統，從而滿(mǎn)足我們的需求并集成自定義數據路徑。 如需了解有關(guān)DSP系統生成器的更多詳情，敬請訪(fǎng)問(wèn)china.xilinx. com/products/design-toolsvivado/ integration/sysgen.html。如果您有任何問(wèn)題或意見(jiàn)，請致電電話(huà) (858) 207-5213，或發(fā)送電子郵件至daniel.michek@xilinx.com，聯(lián)系作者Daniel Michek。 |
