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幾乎所有的電子系統都需要針對一個(gè)或多個(gè)處理器以及許多相關(guān)外圍IC的多個(gè)時(shí)鐘信號，以建立該系統的運行節奏。這些時(shí)鐘信號通常由石英晶體產(chǎn)生，頻率范圍可以從幾MHz到幾百MHz。 雖然許多集成電路都需要這些時(shí)鐘信號，但在大多數設計中采用多個(gè)晶體作為主時(shí)鐘源并不現實(shí)，也不是所期望的方式。其原因是，使用多個(gè)獨立的時(shí)鐘源會(huì )帶來(lái)這些時(shí)鐘與靶標同步的問(wèn)題，提高了系統成本，同時(shí)增大了對于電路板面積的要求。相反，設計者幾乎總是選擇使用一個(gè)單一的主時(shí)鐘振蕩器作為時(shí)鐘源，再將時(shí)鐘信號分配給整個(gè)系統中的各個(gè)組件。 但這種解決方案也不是沒(méi)有挑戰。首先，所有的時(shí)鐘都不是完美的，每個(gè)時(shí)鐘，即使是在一個(gè)精心設計的振蕩電路中的一個(gè)精準晶體，也會(huì )圍繞其標稱(chēng)頻率產(chǎn)生一些相關(guān)的抖動(dòng)和微小的時(shí)序變化，如圖1a所示，這相當于在頻域中的相位噪聲，見(jiàn)圖1b。 主時(shí)鐘的固有缺點(diǎn)只是問(wèn)題的開(kāi)始。時(shí)鐘振蕩器通常不能支持所有必須的負載，也不能驅動(dòng)連接信號源與負載之間的電路布線(xiàn)或電纜。 圖1：有兩種同樣有效的方式來(lái)分析抖動(dòng)：a）在時(shí)域中，采用一個(gè)完美的時(shí)鐘（頂部）和具有抖動(dòng)的時(shí)鐘（底部），顯示細微的時(shí)間差別（相移）。b）在頻域中，采用同樣完美的時(shí)鐘（頂部）和具有抖動(dòng)的時(shí)鐘（底部），顯現出圍繞標稱(chēng)值的頻率偏移。 為了克服這一驅動(dòng)能力的不足，需要一個(gè)專(zhuān)門(mén)的時(shí)鐘緩沖器IC用于在樹(shù)狀拓撲架構下升壓和“扇出”主時(shí)鐘，如圖2所示。緩沖器功能簡(jiǎn)單，并只完成一項工作：它以時(shí)鐘源作為其輸入，并且提供能夠盡可能完美復制時(shí)鐘輸入的多個(gè)輸出。 圖2：根據所用的時(shí)鐘樹(shù)拓撲架構，在時(shí)鐘源和最終時(shí)鐘負載之間可以采用一個(gè)或多個(gè)時(shí)鐘緩沖器。 盡管這種功能往往不是很引人注目，也不可能得到太多的關(guān)注和重視，但它在系統整體性能、信號完整性、以及系統和電路的一致性、可靠性方面起著(zhù)重要作用。目前市場(chǎng)上有可以驅動(dòng)2個(gè)、4個(gè)、8個(gè)甚至更多負載的緩沖器IC，能夠緊密配合設計的需要，無(wú)需額外的成本費用或電路板空間，如圖3所示。 圖3：類(lèi)似IDT 5PB11xx的時(shí)鐘緩沖器可提供扇出數4（指定于1:4緩沖器）；簡(jiǎn)單的功能圖無(wú)需顯示內部的設計細節。 采用一個(gè)緩沖器：簡(jiǎn)單，但不是沒(méi)有挑戰 理想的時(shí)鐘緩沖器能夠傳輸得到升壓的輸入時(shí)鐘，但不能有任何附加的抖動(dòng)、延遲、失真、或其他不利因素。像所有其他組件一樣，這種理想的時(shí)鐘緩沖器并不存在，而一些器件卻可以很接近、非常接近理想情況。顯然，緩沖器會(huì )占據PCB空間、消耗功率、并增加成本，它們還會(huì )把自身的抖動(dòng)增加到時(shí)鐘的內在抖動(dòng)上。但現實(shí)中沒(méi)有可行的替代方案，因此，我們的目標必須是要獲得與應用良好匹配的時(shí)鐘緩沖器。 這里重要的是要理解為什么緩沖器的低抖動(dòng)如此至關(guān)重要。從網(wǎng)絡(luò )設備、高端PC到儀器設備，當今許多電子產(chǎn)品所允許的抖動(dòng)指標非常小。很多這些產(chǎn)品的典型抖動(dòng)值約為100 fs（飛秒，為10-15秒，或十億分之一秒的百萬(wàn)分之一），比幾年之前認為是高性能的指標高出一個(gè)量級。 一般情況下，緩沖器的抖動(dòng)遠比時(shí)鐘的抖動(dòng)要小，所以主要抖動(dòng)源是時(shí)鐘，而不是其緩沖器。緩沖器輸出驅動(dòng)的所有負載的復合抖動(dòng)是時(shí)鐘和緩沖器抖動(dòng)值的均方根（rms）組合。例如，一個(gè)時(shí)鐘具有抖動(dòng)400fs（均方根值），其緩沖器抖動(dòng)為50fs（均方根值），結果只有5fs的有效附加均方根抖動(dòng)，所以緩沖器對于組合均方根抖動(dòng)的貢獻比時(shí)鐘小很多。（請注意，這里只是抖動(dòng)的一個(gè)頂級特性，抖動(dòng)是一個(gè)多方面的、非常復雜的問(wèn)題；見(jiàn)附文“抖動(dòng)表征和測試�！保� 對于抖動(dòng)期望在收緊 既然緩沖器對于整體抖動(dòng)的貢獻如此之小，為何還要關(guān)心使用更好、具有更低抖動(dòng)的緩沖器呢？簡(jiǎn)言之，當今電子產(chǎn)品的系統時(shí)鐘速度發(fā)展趨勢和要求在影響所需的參數。隨著(zhù)系統性能和時(shí)鐘速度提高，時(shí)鐘必須比上一代產(chǎn)品有更低的抖動(dòng)。其結果是，具有更低抖動(dòng)的時(shí)鐘緩沖器對于保證負載端的性能要求非常重要。 通過(guò)對粗略數字的基本分析可以使這一點(diǎn)更加清晰。在時(shí)鐘和緩沖器的抖動(dòng)相等時(shí)（這種情況在時(shí)鐘抖動(dòng)不斷縮小時(shí)可能發(fā)生），得到的抖動(dòng)均方根值為√2（≈1.4）比單獨的時(shí)鐘要高，幾乎增加50％以上。其結果是，各個(gè)負載端的時(shí)鐘信號性能與時(shí)鐘的原始值相比顯著(zhù)降低。因此，隨著(zhù)時(shí)鐘性能變好，具有更低的抖動(dòng)時(shí)，關(guān)鍵是要降低緩沖器的抖動(dòng)，甚至更多，這樣緩沖器對于整體抖動(dòng)的貢獻可以最小化。 傳統上，電路設計者對于過(guò)度抖動(dòng)問(wèn)題的解決途徑需要在緩沖器性能參數之間進(jìn)行不令人滿(mǎn)意的折衷。他們可以選擇具有低抖動(dòng)的緩沖器，但要做到這一點(diǎn)，這些緩沖器要消耗更高的電流和/或電壓。簡(jiǎn)而言之，更低的抖動(dòng)需要更大的電流。不幸的是，這意味著(zhù)緩沖器用戶(hù)陷入較高功耗、更多低能效組件的困境，從而降低了電池供電產(chǎn)品的運行時(shí)間，增大了散熱量，這些都是不依賴(lài)于電源以及是否有足夠的散熱措施都必須要考慮的。 現在的好消息是，這種傳統的折衷已經(jīng)不再需要。IDT公司全新系列的時(shí)鐘緩沖器基于經(jīng)過(guò)驗證的IC工藝，同時(shí)采用了設計和拓撲結構方面的創(chuàng )新，實(shí)現了極低的抖動(dòng)但功耗并沒(méi)有增加，同時(shí)還具有更小的芯片尺寸，能夠采用一系列的電源軌供電運行。例如，IDT 5PB11xx系列LVCMOS扇出緩沖器在12 kHz 到 200 MHz范圍內具有低于50fs的均方根附加相位抖動(dòng)，而內核電流只有15mA。 通過(guò)仔細分析在此頻率范圍內的均方根附加相位抖動(dòng)曲線(xiàn)可以更明顯地看到這些得到的好處。圖4a展示的是在5PB11xx緩沖器輸入端來(lái)自于200-MHz時(shí)鐘源的抖動(dòng)，而圖4b則示出了相同的參數，但是在緩沖器輸出端。即使在最高頻率（這是最具挑戰性的區域）時(shí)，附加抖動(dòng)僅為31.6 fs。IDT公司產(chǎn)品系列的其他器件具有不同的輸出扇出和配置變化，但都具有類(lèi)似的低附加抖動(dòng)。 圖4：即使在200MHz輸入時(shí)，由IDT 5PB11xx增加到時(shí)鐘信號的附加性抖動(dòng)影響只有約32fs。 除了獨特的低抖動(dòng)、低功耗特性外，IDT5PB11xx緩沖器也具有其它性能優(yōu)勢。它可以采用1.8V到3.3V之間的寬范圍電壓供電運行，而性能不會(huì )降低。因此在一個(gè)具有多個(gè)電源軌的較大設計中，可以在不同的地方采用同樣的部件，甚至在多個(gè)產(chǎn)品中采用同一部件。這不僅簡(jiǎn)化了物料清單（BOM），同時(shí)也降低了因使用多個(gè)新部件而導致出現的附加性設計“意外”自然風(fēng)險。 5PB11xx的信道與信道輸出偏移（skew）（輸出信道之間的相對時(shí)序差）僅為50ps，這對于保持多個(gè)外圍負載之間的同步至關(guān)重要。該緩沖器以一個(gè)微小的2 ×2mm DFN封裝供貨，這種小尺寸是許多先進(jìn)的便攜式應用非常需要的。5PB11xx同時(shí)也可以及較大的3.9 ×4.9mm SOIC封裝供貨，可用于以往的設計進(jìn)行性能升級，或用于電路板空間不是很緊張的新項目設計。 當然，雖然工作在200 MHz、性能經(jīng)過(guò)大幅度改善的5PB11xx器件簡(jiǎn)化了設計挑戰，但它并不能完全消除電路設計者的責任。在200 MHz頻率下，仍然要應用良好的設計規范，包括12至18英寸（30到45cm）長(cháng)的緩沖器與負載之間最大電路板布線(xiàn)長(cháng)度，采用PCB板上的平衡布線(xiàn)以降低噪聲和接地回路影響等等，同時(shí)也需要遵循其它的標準高頻設計準則。 一些設計師或許在下述兩種緩沖器之間難以抉擇：一種具有較低抖動(dòng)，但有較高并難以承受的功耗；另一種具有低功耗，抖動(dòng)指標卻遜色不少。IDT公司的全新時(shí)鐘緩沖器產(chǎn)品系列不需要再有這種折衷。除了封裝和引腳與已有產(chǎn)品兼容外，它們也可以更小的封裝提供，這意味著(zhù)設計師不僅可以在新設計中采用該緩沖器，同時(shí)可以在已有設計中利用這些器件的優(yōu)勢。 抖動(dòng)表征和測試 抖動(dòng)是一個(gè)簡(jiǎn)短的術(shù)語(yǔ)，但卻是一個(gè)擁有許多技術(shù)細節的復雜主題。不僅有許多類(lèi)型的抖動(dòng)，同時(shí)也有不同的度量方法來(lái)評估抖動(dòng)，抖動(dòng)類(lèi)型和值的大小依照具體的應用而有不同的結果，欲了解更多信息，請參閱附表。兩個(gè)信息量很大的參考文獻是AN-815理解抖動(dòng)單位和AN-827時(shí)鐘抖動(dòng)的應用關(guān)聯(lián)。 表：使抖動(dòng)指標與具體的應用匹配需要深刻理解各種不同抖動(dòng)是以何種合理的方式測量得到以及他們的影響。 在評估抖動(dòng)時(shí)，重要的是設計師要針對多個(gè)抖動(dòng)指標做“樹(shù)狀分析”，分析它們如何匯合在一起，確保抖動(dòng)結果在一定范圍內，并且抖動(dòng)的系統級影響可以接受。同樣重要的是對于那些計劃實(shí)際測試并確認其抖動(dòng)分析的工程師，必須要了解在當今設計中非�？斓臅r(shí)鐘和非常低的低抖動(dòng)帶來(lái)的挑戰。在設計、安裝、測試設備、計算等確認測量過(guò)程的每一個(gè)環(huán)節，都存在一些復雜而微妙的因素，有時(shí)侯很容易進(jìn)行一些不當的測試，可在不經(jīng)意間誤導并生成一些數字，導致對結果的過(guò)于樂(lè )觀(guān)或者過(guò)于悲觀(guān)。 作為一家時(shí)鐘發(fā)生器和緩沖器IC的領(lǐng)先廠(chǎng)商，IDT公司擁有針對這些測試的豐富經(jīng)驗，所有器件正在使用是德科技（KeysightTechnologies ，以前的安捷倫）的E5502相位噪聲測量解決方案等儀器進(jìn)行測試，見(jiàn)圖SB-1。該儀器經(jīng)專(zhuān)門(mén)設計，可用于在設計評估和生產(chǎn)階段測量非常低的相位噪聲。它采用一個(gè)具有參照源技術(shù)的相位檢測器來(lái)測量時(shí)鐘或緩沖輸出的單邊帶（SSB）相位噪聲特性。該測試裝置的設計不僅始于高精度信源，同時(shí)也采用一個(gè)獨特結構，可以抵消掉許多內部錯誤，這些錯誤因而就不會(huì )影響到被測器件上的最終數據。 圖SB-1：盡管噪聲和其他因素會(huì )影響測量效果，是德科技（安捷倫）E5502相位噪聲測量解決方案采用先進(jìn)的架構以及精密的信源來(lái)實(shí)現極低抖動(dòng)值的精準測量。 沒(méi)有任何一個(gè)單一的數字可以簡(jiǎn)單地匯總所有應用中的抖動(dòng)。哪些指標對于給定的設計是最相關(guān)的，并且這些是如何由時(shí)鐘組件供應商測量得出，了解這些對于在特定情況下作出最佳選擇非常關(guān)鍵。這將使設計人員在考慮設計優(yōu)先性和制約性的情況下正確理解數據表的參數。 |
