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在過(guò)去25年里，微控制器的內部外設發(fā)生了巨大的變化。最初許多微控制器只包含RAM、ROM，也許還有基本的定時(shí)器。隨著(zhù)微控制器的發(fā)展，更多的外設被基礎到這種單價(jià)不超過(guò)一美元的器件中。定時(shí)器/計數器、PWM和包括UART、SPI和I2C在內的標準串行接口常用于這些廉價(jià)的微控制器。另一個(gè)重大變化是32位CPU正在取代同一價(jià)格范圍的8位器件。 但是即便有如此豐富的特性，對于廉價(jià)微控制器而言，隨時(shí)都存在微控制器廠(chǎng)商不能迅速支持的項目專(zhuān)用硬件接口或新的第三方接口。往往這要求設計人員使用外部硬件或是通過(guò)位拆裂在固件中實(shí)現接口。位拆裂使用固件觸發(fā)IO端口，一般可用于實(shí)現串行接口。如果要監測端口以解碼串行數據的時(shí)候，也可以使用這種方法。無(wú)論是使用外部硬件還是位拆裂來(lái)實(shí)現接口，都會(huì )產(chǎn)生額外的設計成本。雖然增加外部硬件帶來(lái)的成本是明顯的，但使用軟件實(shí)現串行接口可能也會(huì )要求使用速度更快因而也更加昂貴的CPU。 大多數通用微控制器今天都支持SPI、UART和I2C接口，但仍然有很多時(shí)候，某些內部用戶(hù)可編程邏輯會(huì )非常有用。Atmel、賽普拉斯、Microchip和NXP等多家公司已經(jīng)把部分用戶(hù)可定義邏輯添加到自己的部件上，用于修復部分此類(lèi)問(wèn)題。這些器件主要是帶附加邏輯的微控制器。CPU仍然是主要的處理器件，附加邏輯的作用是提高CPU的工作效率。這類(lèi)器件常見(jiàn)于成本敏感性產(chǎn)品中，但也在低級任務(wù)中用作小型協(xié)處理器，以減輕主處理器的負擔，從而提升效率。 另一方面FPGA也正在朝著(zhù)類(lèi)似的目標前進(jìn)，雖然是從另一個(gè)方向。賽靈思和Altera多年來(lái)一直在添加軟硬核處理器以創(chuàng )建片上系統。FPGA方法一般成本較高，但如果項目需要大量定制邏輯，這就是一種高成本效益的方法。這些器件對于構建ASIC、小批量產(chǎn)品的原型而言極具價(jià)值。這類(lèi)應用的上市時(shí)間至關(guān)重要，而較大型產(chǎn)品需要持續的硬件靈活性。 微控制器搭配邏輯與FPGA搭配CPU，這兩種器件類(lèi)型都能為現場(chǎng)提供硬件靈活性。一旦基于閃存的器件成為常規，現場(chǎng)升級就會(huì )成為標準。最早設計人員只能夠升級固件，但現在硬件（邏輯）和固件都能夠在現場(chǎng)輕松實(shí)現升級。從計算機鼠標到高速網(wǎng)絡(luò )路由器等設備均能夠重新編寫(xiě)設備的固件和硬件，從而進(jìn)行現場(chǎng)升級。 上文提及的四家公司（Atmel、賽普拉斯、Microchip和NXP）均可提供“膠連”邏輯，幫助減輕主處理器的負荷，或是無(wú)需使用外部邏輯。就提供的邏輯模塊類(lèi)型和這些邏輯模塊彼此互聯(lián)的方式以及與定時(shí)器、UART和IO引腳等板載模塊互聯(lián)的方式而言，每家公司都采取了不同的方法。 因此有必要了解這些廠(chǎng)家各自是如何實(shí)現內部可編程邏輯的，以便為選擇最適合自己項目的解決方案做出最佳決策。只要一個(gè)簡(jiǎn)單的內部AND或者OR門(mén)控就足以避免使用外部組件，或是改善CPU性能。所有四種方法都支持用定制邏輯門(mén)控輸入和輸出信號。這類(lèi)方法可借助時(shí)鐘門(mén)控輸入，以便使用計數器測量外部時(shí)鐘頻率。這四類(lèi)邏輯模塊均支持的一個(gè)簡(jiǎn)單例子是一種調制UART輸出，使之用于IR通信的方法。在此例中，不僅有圖1所示的內部AND門(mén)控，還能夠將來(lái)自時(shí)鐘或計數器的信號及UART TX輸出路由到AND門(mén)控。 圖1 簡(jiǎn)單調制的UART Atmel XMEGA定制邏輯(XCL) Atmel XCL模塊內置兩個(gè)LUT（查找表）模塊，配套兩個(gè)8位定時(shí)器/計數器模塊。這兩個(gè)LUT不必連接到定時(shí)器/計數器模塊，而是與UART、EVENT模塊或IO引腳互聯(lián)。這兩個(gè)LUT可用作兩個(gè)獨立的2輸入單元或一個(gè)單獨的3輸入單元。該邏輯模塊可配置為組合邏輯，如AND、NAND、OR、NOR、XOR、XNOR、NOT或MUX功能。它們也可配置為順序邏輯功能，例如D觸發(fā)器、D鎖存器或RS鎖存器。由于能夠與其它邏輯模塊和IO引腳互聯(lián)，這些簡(jiǎn)單的LUT模塊能夠方便地讓設計人員避免使用某些外部邏輯，或者節省CPU周期。例如Atmel XCL模塊應用手冊（AT01084）解釋了如何配置XCL模塊，以避免在產(chǎn)生額外CPU開(kāi)銷(xiāo)或使用外部邏輯的情況下，為UART輸出提供曼徹斯特編碼。AVR XMEGA E器件內置一個(gè)XCL模塊。 圖2 Atmel的XMEGA定制邏輯(XCL) Microchip可配置邏輯單元（CLC） Microchip CLC允許用戶(hù)從八路輸入中選擇最多四個(gè)信號。這些輸入可以是兩個(gè)IO引腳、內部時(shí)鐘、外設或寄存器位的組合。這四個(gè)信號隨后路由到可編程邏輯模塊中。該邏輯模塊可編程為AND-OR、OR-XOR、4輸入AND、S-R鎖存器的8種組合之一，也可配置為4種其它觸發(fā)器組合之一。Microchip在其《可配置邏輯單元提示與技巧》應用手冊中給出了部分實(shí)例。其中的實(shí)例之一演示了如何配置這些模塊以解碼正交信號。在不使用這些額外的邏輯模塊情況下，CPU需要以高得多的速率采樣信號，才能避免正處于轉換階段的信號發(fā)生偽旋轉，讓CPU只被有效轉換中斷。Microchip PIC10(L)F320/322器件每個(gè)都包含一個(gè)CLC模塊，而每個(gè)CLC模塊都包含四個(gè)圖3所示的模塊。 圖3 Microchip的可配置邏輯單元(4個(gè)中的一個(gè)) NXP模式匹配引擎 NXP提供的用戶(hù)可配置邏輯被稱(chēng)為模式匹配引擎。該邏輯模塊的輸入可選擇最大八個(gè)GPIO輸入。這八個(gè)輸入可為復雜的布爾表達生成乘積項。這些輸出可用于觸發(fā)中斷，驅動(dòng)特殊IO引腳，或是路由到下一個(gè)邏輯模塊或slice。其它特性則支持上升或下降信號以及反相信號的邊緣檢測。該附加硬件經(jīng)配置后，只有發(fā)生復雜（或簡(jiǎn)單）事件組合時(shí)才中斷CPU。NXP LPC81x器件內置一個(gè)模式匹配引擎。 圖4 NXP引腳中斷/模式匹配引擎 賽普拉斯PSoC通用數字模塊(UDB) 賽普拉斯通過(guò)使用通用數字模塊或UDB，采用更先進(jìn)的方法在上文介紹的其他三個(gè)廠(chǎng)商的方法和FPGA之間獨樹(shù)一幟。一個(gè)UDB由兩個(gè)12C4 PLD和一個(gè)數據通路構成。PLD可用于控制數據通路的操作和數據流，也可用作通用邏輯和狀態(tài)機。數據通路是一種能提供8位功能（AND、OR、ADD、SUB、INC、DEC、XOR）、移位功能（左和右）以及供數據排隊的兩個(gè)4字節FIFO的定制模塊。這些模塊也可以結合在一起提供16位、24位或32位功能。 UDB的輸入和輸出可路由到任何GPIO、外設/組件IO、中斷等。UDB、固定功能模擬和數字模塊以及GPIO之間的互聯(lián)都使用數字信號接口（DSI）處理。UDB經(jīng)編程可實(shí)現為任何功能，包括從簡(jiǎn)單的邏輯門(mén)到計數器和PWM以及UART和I2C外設等通用串行接口。 就利用UDB實(shí)現設計而言，用戶(hù)可以選擇多種選項。既可把簡(jiǎn)單的邏輯門(mén)布局在原理圖中，也可在Verilog中實(shí)現設計。還可提供定制圖形界面，無(wú)需使用Verilog即可實(shí)現設計。PSoC 3、PSoC 4和PSoC 5系列微控制器可包含4個(gè)到24個(gè)此類(lèi)邏輯模塊（UDB）。 圖5 賽普拉斯PSoC通用數字模塊(UDB) 定制接口實(shí)例 最近我注意到Worldsemi生產(chǎn)的一些RGB LED很有意思。部件編號分別為WS2811、WS2812和WS2812B，但它們工作方式一致。只需要一個(gè)GPIO引腳，您就可以驅動(dòng)1,000個(gè)或者更多的此類(lèi)部件。這相當令人感興趣，因為我能夠用一個(gè)GPIO引腳控制如此大數量的RGB LED。連接這些LED的接口不是SPI、UART或I2C，而是定制接口。通信信號采用異步信號，每一位開(kāi)始于上升沿。數據為1或0由下圖所示的高脈沖長(cháng)度決定。 圖6 WS2811/12數據0/1時(shí)序 每個(gè)部件需要24位數據，每一種顏色（紅、綠、藍）為下列格式的8位。 圖7 WS2811/12數據格式 WS2811/12部件采用DIN（數據輸入）和DOUT（數據輸出）信號，以便簡(jiǎn)單地進(jìn)行串行連接。每個(gè)部件都保留其看到的頭24位數據，然后把剩余數據從DOUT引腳輸出。參見(jiàn)下面的圖8。 圖8 連接多個(gè)WS2811/12部件 當數據流啟動(dòng)后，每個(gè)部件將看到持續的數據流。如果數據信號的上升沿不超過(guò)50微秒，部件會(huì )鎖存數據，將緊鄰的24位數據視為自己的數據，并將其余數據重新發(fā)送出去。 圖9 數據流閑置時(shí)間超過(guò)50微秒時(shí)器件復位 正如您所看到的，其原理并不復雜，但它并不能輕松地適配到標準的微控制器硬件上。我確實(shí)發(fā)現有人使用SPI接口來(lái)維持時(shí)序，但這要求每個(gè)真實(shí)的數據位使用至少三個(gè)SPI數據位，對于通過(guò)位拆裂獲得CPU性能而言?xún)?yōu)勢不大。由于時(shí)序并不嚴格，如果您在固件中實(shí)現接口（位拆裂），CPU將專(zhuān)門(mén)用于翻轉驅動(dòng)信號直至LED全部更新。這意味著(zhù)您需要禁用所有中斷，在整個(gè)過(guò)程中不對任何其它輸入做出響應。如果您有1,000個(gè)LED，則更新時(shí)間為（0.40微秒+0.85)*24位*1,000個(gè)LED=30,000微秒或30毫秒。這可能并不是什么問(wèn)題，但如果您要以30Hz的頻率更新LED，將幾乎占用100%的CPU！ 在編寫(xiě)代碼時(shí)，我習慣于在不得不較長(cháng)時(shí)間禁用中斷的地方避免阻塞代碼或條件，特別在系統中有用戶(hù)接口或是需要與其它處理器通信的情況下尤為如此。我的目的是盡量減輕CPU的負擔，讓硬件完成大部分工作，就如同今天常見(jiàn)的內部UART或SPI模塊所做的工作一樣。賽普拉斯PSoC UDB有幾項特性能讓這項工作變得非常簡(jiǎn)便。每個(gè)UDB在數據通路中有兩個(gè)4字節FIFO和一個(gè)移位器。在實(shí)現UART時(shí)，您可將一個(gè)FIFO用作TX緩存，另一個(gè)用作RX緩存。對于WS2811/12，我只需要一個(gè)輸出FIFO和移位器。我決定配置硬件，為每個(gè)器件每次生成一次中斷。中斷處理器將加載24位（3字節）數據，直到FIFO為空時(shí)返回。采用這種方法，可以每30微秒中斷一次，而不必以150毫微秒或更短間隔禁用全部中斷和位拆裂。我決定使用的微控制器是賽普拉斯PSoC CY8C4245AXI。該微控制器大批量采購價(jià)格約為一美元，有四個(gè)UDB，運行頻率為48MHz，足以滿(mǎn)足此項工作所需的速度和硬件要求。 設計使用了PSoC提供的四個(gè)UDB中的兩個(gè)。一個(gè)用于使用FIFO緩沖數據和移位數據，這樣每個(gè)器件的全部24位（3字節）可一次性寫(xiě)入。第二個(gè)UDB可使用兩個(gè)比較輸出創(chuàng )建PWM。一個(gè)比較輸出用于創(chuàng )建邏輯0，另一個(gè)用于創(chuàng )建邏輯1。該串行數據可用于控制數字多路復用器，選擇波形1或0。敬請參見(jiàn)下圖10的方框圖。 圖10 WS2811/12接口使用PSoC UDB的方框圖 UDB中四個(gè)PLD（每個(gè)UDB有2個(gè)）的大多數乘積項可用于控制數據通路，生成中斷，提供狀態(tài)和控制功能，但這也使用了這種低成本微控制器中一半的UDB資源。 接下來(lái)的工作是明確這一附加硬件能為設計節省多少CPU開(kāi)銷(xiāo)。以1,000個(gè)LED組成的陣列為例，其刷新頻率為30Hz。如果設計使用固件對接口進(jìn)行位拆裂操作，會(huì )差不多占用100%的CPU資源。使用PSoC器件中的可編程硬件仍然可以做到每30微秒中斷一次，雖然這也是較重的負荷，但運行在48MHz的ARM Cortex-M0足以應付。為測試CPU開(kāi)銷(xiāo)，我創(chuàng )建了一個(gè)簡(jiǎn)單的環(huán)路，以大約30Hz的頻率刷新顯示器。在主環(huán)路中，我觸發(fā)了一個(gè)引腳，然后使用示波器計算40毫秒內的觸發(fā)數量。然后我禁用中斷，再次運行項目，并比較結果。與使用固件中的位拆裂造成的幾乎100%的CPU占用相比，持續顯示刷新只占用大約12%的CPU資源。這樣另外88%的CPU周期可用于外部通信和用戶(hù)界面。如果為設計添加DMA，該開(kāi)銷(xiāo)可能會(huì )從12%下降到2%或更低。我使用的最廉價(jià)PSoC（約1美元）只包含UDB但未包含DMA，不過(guò)一些較大型的部件確實(shí)內置有DMA。 隨后我實(shí)際制作了一個(gè)由60x16個(gè)LED（960個(gè)LED）網(wǎng)格組成的真正RGB LED板，用于測試該組件。該組件的運行符合預期，可用作顯示基本的直線(xiàn)、矩形、圓圈以及文本的圖形界面。 圖11 使用960個(gè)RGB LED制作的廣告牌 無(wú)論是大型LED板還是簡(jiǎn)單的定制界面，部分內部可編程硬件會(huì )給設計性能造成重大影響。不是每一種定制界面都需要多字節FIFO或全硬件狀態(tài)機，但擁有這種靈活性能為您提供更多設計選擇、提高性能，或是讓現有設計迅速適合產(chǎn)品需求。 |
