|
前言 隨著(zhù)通信技術(shù)的發(fā)展，標準化的基帶-射頻接口越來(lái)越受到各廠(chǎng)家的關(guān)注，在近幾年內相繼出現了CPRI、OBSAI、TDRI接口標準。CPRI作為通用開(kāi)放接口標準，由于其實(shí)現上的經(jīng)濟簡(jiǎn)便性受到了多方廠(chǎng)家的支持，設備供應商相繼推出了基于CRPI協(xié)議標準的拉遠產(chǎn)品，另一方面基于CRPI協(xié)議的交換機和路由器也在逐漸的成熟和推廣。開(kāi)放的通用接口為3G基站產(chǎn)品節約成本、提高通用性和靈活性提供了方便。 CPRI協(xié)議由愛(ài)立信、華為、NEC、北電和西門(mén)子五個(gè)廠(chǎng)家聯(lián)合發(fā)起制定，用于無(wú)線(xiàn)通訊基站中基帶到射頻之間的通用接口協(xié)議，對其它組織和廠(chǎng)家開(kāi)放。CPRI大部分內容主要針對WCDMA標準，為其可實(shí)現良好服務(wù)。經(jīng)分析，CPRI協(xié)議同樣適用于TD-SCDMA第三代移動(dòng)通訊標準。CPRI協(xié)議橫向分為物理層和數據鏈路層；縱向分為用戶(hù)平面、控制管理平面和同步平面，具有圖1所示的結構。 硬件構架與實(shí)現 CPRI協(xié)議分析儀主要實(shí)現射頻單元、基帶單元的功能模擬。一方面采集數據進(jìn)行協(xié)議分析，另一方面則產(chǎn)生模擬數據進(jìn)行協(xié)議發(fā)送�；趫D1的協(xié)議結構，分析儀由控制器、CPRI協(xié)議處理器、時(shí)鐘處理以及對外接口四個(gè)主要功能單元構成，支持614.4Mbps、1.2288Gbps和 2.4576Gbps三種數據速率，原理框圖如圖2示。 差分信號的端接和匹配 CPRI分析儀板卡上存在LVDS、CML和LVPECL等多種差分電平，不同電平之間的互連需要精心地設計他們之間的匹配和端接，以實(shí)現穩定可靠的工作。LVPECL到LVDS之間采用DC耦合，圖3和圖4顯示了61.44MHz時(shí)鐘在這種設計下的參數和仿真結果。 時(shí)序計算分析 所有的同步時(shí)序單沿采樣分析建立在如下兩個(gè)時(shí)序閉環(huán)公式的基礎上： 公式: 公式中各參數的含義及其來(lái)源可參考下表: 仿真計算結果顯示，SDRAM采樣保持時(shí)間不足，在實(shí)際操作中，將MCP的時(shí)鐘相位相對 SDRAM時(shí)鐘的相位滯后0.6ns解決問(wèn)題。 實(shí)際信號測試 控制信號的實(shí)測眼圖及其與采樣時(shí)鐘的相位關(guān)系見(jiàn)圖5、圖6。 根據實(shí)測數據推算，地址信號和數據信號在SDRAM處的采樣時(shí)間裕度分別為2.8ns和1.2ns，與仿真計算結果一致。 結論 通過(guò)嚴格的信號仿真和時(shí)序裕度計算，實(shí)時(shí)的調整設計和對板卡的布局布線(xiàn)優(yōu)化后，板卡性能表現良好，同時(shí)也減少了PCB的改版設計次數，節約了研發(fā)成本。在GHz級的設計中，PCB的設計非常重要，傳輸線(xiàn)的特性阻抗控制，過(guò)孔的特性阻抗控制，端接匹配的設計對信號的影響不容忽略。對于過(guò)孔，由于成本和性能上需要均衡，多層板卡的 無(wú)用焊盤(pán)引入的電容負載增大，在后續的EDA制圖工具中，支持中間層多余焊盤(pán)刪除的功能是必需的。隨著(zhù)板卡集成度的提高，仿真計算等工作越來(lái)越顯得必要，憑經(jīng)驗設計的年代逐漸久遠，可預知的、可控制性設計需要滲透到每一個(gè)細節。 |
