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摘要：本文回顧了軟件定義無(wú)線(xiàn)電發(fā)展，介紹了擴大軟件定義無(wú)線(xiàn)電的動(dòng)態(tài)范圍的電路元件、計算和仿真工具，并重點(diǎn)關(guān)注ADC的性能和頻率規劃。 首先，什么是軟件定義無(wú)線(xiàn)電(SDR)? 大致來(lái)說(shuō)，軟件定義無(wú)線(xiàn)電是指信號鏈的一部分是軟件的任何無(wú)線(xiàn)電。 具體來(lái)說(shuō)，它會(huì )具有以下部分或全部特性： 寬帶、多頻段、多模式、多數據速率、軟件可重新配置，并且其數字轉換(接收或傳輸)會(huì )盡可能靠近天線(xiàn)。 請注意，該描述也適用于現代信號(頻譜)分析儀等RF儀器儀表。 一般認為是德克薩斯州加蘭的E-Systems(現Raytheon)公司在1984年構建了第一臺軟件定義的基帶接收器，而第一臺軟件定義的基帶收發(fā)器可能是WSC-3(v)9，由E Systems加利福尼亞州佛羅里達圣彼得堡分部 在1987年為Patrick AFB設計。 1989年，Haseltine和Motorola ca.又為Rome AFB開(kāi)發(fā)出了新的無(wú)線(xiàn)電產(chǎn)品 Speakeasy。 現代的示例包括衛星和地面無(wú)線(xiàn)電、軍事聯(lián)合戰術(shù)無(wú)線(xiàn)電系統(JTRS)以及幾乎任何蜂窩或陸地移動(dòng)無(wú)線(xiàn)電終端或基站。 從理論上來(lái)說(shuō)，要使數字轉換和信號處理正常工作，應該具有線(xiàn)性時(shí)不變系統， 但實(shí)踐得出，將模擬片段放在一起后就需要一連串的妥協(xié)。 不過(guò)，通過(guò)精心挑選元件和分布增益，可以在保持靈敏度的同時(shí)最大程度地擴大SDR的動(dòng)態(tài)范圍。 而且，無(wú)論SDR是通信接收器基站還是信號分析儀，都適用相同的規則。 在一些標準通信系統(例如，蜂窩系統)中，SDR在受控環(huán)境中工作，也就是說(shuō)，標準闡明了針對接收器和發(fā)射器的要求，而載波則為標準增加了裕量。 在其他一些系統(如軍事、業(yè)余和陸地移動(dòng)無(wú)線(xiàn)電)中，環(huán)境不受控制，也就是說(shuō)，最近的發(fā)射極可能就在隔壁，最遠的可能剛好在視距的耳語(yǔ)范圍內。 因此，在開(kāi)始設計之前，需要先制定一份檢查清單： ? 標準有哪些要求? ? 所需的最小和最大信號電平是多少? ? 需要多少濾波? —哪些圖像濾波器、通道濾波器和抗混疊濾波器可用? —濾波器中的群延遲是否會(huì )產(chǎn)生問(wèn)題? ? 您使用的是什么架構? —零中頻、單通道、雙通道或三通道轉換。您目前如何生成正交信號? —在模擬還是數字(IF采樣)域中? 選擇ADC本身就值得討論。 ADC的動(dòng)態(tài)范圍可確定系統架構(反之亦然)。 首先，要查看信號帶寬和采樣頻率(準確的采用頻率通常由時(shí)鐘和/或幀速率等數字信號處理要求確定)。 為了獲得ADC的滿(mǎn)量程SNR，尤其是對高輸入頻率采樣時(shí)，能否生成足夠良好的時(shí)鐘，從而在不降低ADC的指定SNR的情況下以所需的頻率采樣? 要使系統成為線(xiàn)性時(shí)不變系統，ADC必須提供足以支持所需信號、干擾信號以及增加的裕量的動(dòng)態(tài)范圍，以支持信號衰落和AGC響應時(shí)間。 那么，多大的動(dòng)態(tài)范圍才夠呢? 性能最高的軟件定義無(wú)線(xiàn)電(和RF實(shí)驗室儀器)通常采用14至16位高速ADC，從而以盡可能高的頻率對帶寬高達250 MHz的信號采樣。 為了按照標準(如802.11等字母數字組合)測試頻帶最寬的信號，行業(yè)偏向于使用14b AD9680等雙通道高速ADC在I和Q帶寬等于或高于500 MHz的基帶中對I和Q信號進(jìn)行正交采樣。 一些應用程序需要更小的動(dòng)態(tài)范圍，因此通常使用12b的GSPS ADC(如AD9625)來(lái)“抓取”帶寬為500 MHz的頻譜塊，并使用集成數字下變頻器來(lái)調低其基帶頻率。 ADC的動(dòng)態(tài)范圍是模擬和數字濾波之間的基本權衡。更多的模擬濾波會(huì )縮小干擾信號的幅度以及ADC的所需范圍，這就必須對所需的信號和干擾信號進(jìn)行數字轉換以保持線(xiàn)性系統。 但是，模擬濾波并不是理想的方式，它可能會(huì )出現群延遲和相位。 在系統級別，模擬域的大量濾波操作也意味著(zhù)可能要進(jìn)行大量費用高昂的機械屏蔽工作以保持濾波器隔離，并且可能需要在多個(gè)IF級聯(lián)多個(gè)濾波器以最大程度地減少濾波器周?chē)╇姷那闆r。相反，數字濾波器具有出色的形狀因子，沒(méi)有漏電，其特性近乎理想，但需要提高ADC的動(dòng)態(tài)范圍以支持信號和干擾信號。 孰優(yōu)孰劣似乎顯而易見(jiàn)，但您必須將接收器設計為可在所有工作條件下保持對ADC的線(xiàn)性輸入。 例如，這需要將AGC的響應時(shí)間結合到ADC的裕量中，也就是說(shuō)，允許特定數量的dB作為裕量以考慮AGC反應期間的輸入信號變化，這樣接收器不會(huì )因信號電平變化而出現過(guò)載。 此外，在UHF和微波信號中，您可能還希望針對信號衰落增加額外裕量，不管這種信號衰落是由于頻率較低還是信號被大樓或植物阻擋等環(huán)境條件而導致的。 除此之外，您還需要考慮解調C/N比、鄰道和相間通道干擾信號以及全雙工系統中可能出現的PA饋通效應的裕量。 另外需要記住的是，窄帶接收器的AGC范圍比寬帶接收器更寬。 基本上，寬帶接收器會(huì )將大片頻譜小幅度地上移或下移，通常小于10 dB，以使其保持在A(yíng)DC的線(xiàn)性“窗口”中間。這與對整個(gè)蜂窩頻段進(jìn)行數字轉換時(shí)一樣。 相反，窄帶接收器則高度依賴(lài)濾波以最大程度地減少通帶中的信號數，但必須能支持更大的干擾信號。它們通常在不受控的環(huán)境中使用，其AGC可作用于更窄的通帶中的信號。 在為接收器設計設置級聯(lián)噪聲系數和截距模型時(shí)，您實(shí)際上需要為系統建模三次： 一次針對最小信號電平，即最大增益下的AGC關(guān)閉電平;第二次針對最大信號電平，即最大增益衰減下的AGC開(kāi)啟電平;最后一次針對接收器的標稱(chēng)輸入電平。 您還需要在所有三種模型中考慮交調效應。 幸運的是，ADI的ADISIMRF(圖1)等免費工具將助您一臂之力;這類(lèi)工具通常內置適用于RF增益塊、混頻器、衰減器、巴倫、濾波器和高速轉換器的模型庫。 頻率規劃是另一項需要廣泛研究的有趣課題。 您不僅需要為每個(gè)混頻器(圖2)制作一個(gè)混頻器表，而且可能還希望為發(fā)射路徑制作一個(gè)類(lèi)似的DAC表。 此外，您還需要考慮在哪個(gè)奈奎斯特頻率區域使用轉換器(ADC或DAC)。 系統時(shí)鐘通常是幀速率的倍數(這就是1.2288 MHz和13 MHz的倍數之所以常見(jiàn)的原因)。 幸運的是，您可以使用足夠高的頻率(諧波不在頻帶范圍內或目標信號上)。 您需要通過(guò)精心挑選系統時(shí)鐘、中頻和本振(LO)頻率來(lái)最大程度地減少內外部干擾，因為這些頻率將與無(wú)法預見(jiàn)的后果混合。 針對級數和功能類(lèi)型(濾波器、混頻器、放大器等)設置了級聯(lián)噪聲系數和截距模型后，就需要執行一些端計算。 例如，您首先需要使用以下等式計算ADC的噪聲系數(NF)： NR是ADC的信噪比(以dB為單位) ，以及 B是要進(jìn)行數字轉換的帶寬，需要考慮輸入濾波器的噪聲帶寬(圖3)。 請注意，如果您希望將所需信號加上干擾信號進(jìn)行數字轉換以濾除數字域中的干擾信號，此帶寬可能比信號帶寬更寬。 幸運的是，您可以通過(guò)對輸入信號過(guò)采樣來(lái)提高ADC的噪聲系數。在這種情況下，計算噪聲系數的等式將變?yōu)椋?br /> 其中，fS是采樣時(shí)鐘，B仍然是信號帶寬(或要進(jìn)行數字處理的帶寬)。 一些IF采樣ADC(如AD9874和AD9864)會(huì )在帶通Σ-Δ架構中使用過(guò)采樣和噪聲整形。 這些ADC實(shí)際上是完整的IF子系統，接受IF輸入并提供接近100 dB的SNR，以及在輸出時(shí)抽取的16或24位I和Q數據。 過(guò)采樣并不是改善ADC噪聲系數的唯一途徑。您也可以使用變壓器在“無(wú)噪聲”增益下提高ADC的輸入電壓，如圖4所示AD6645。 您需要完成的最后一個(gè)端計算是針對轉換時(shí)鐘的。具有(或缺乏)生成低抖動(dòng)時(shí)鐘的能力是針對高動(dòng)態(tài)范圍的接收器未在天線(xiàn)中放置ADC的原因所在，我們將在下面對此進(jìn)行介紹。 計算ADC理論上的SNR(作為時(shí)鐘抖動(dòng)的函數)的等式為： 例如，在進(jìn)行IF采樣時(shí)，如果您希望在IF為240 MHz時(shí)對20 MHz寬的信號采樣，則頻率最高的采樣元件將是IF加上信號帶寬的一半(或250 MHz)。SNR為80 dB，最大輸入頻率為250 MHz時(shí)，可通過(guò)求解得出最大時(shí)鐘抖動(dòng)為63.66 fs。您可以仿真PLL/VCO的性能，并使用以下網(wǎng)址提供的ADISIMPLL和ADISIMCLK等免費工具計算各類(lèi)環(huán)路濾波器以及電路配置的抖動(dòng)：www.analog.com。 借助這些工具，您可以?xún)?yōu)化環(huán)路濾波器的設計以獲得最佳相位噪聲，進(jìn)而最大程度地減少抖動(dòng)，這種做法的代價(jià)是會(huì )增加濾波器的建立時(shí)間，但這對高速ADC的固定頻率時(shí)鐘來(lái)說(shuō)通常不是問(wèn)題。 |
