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我接觸邏輯設計有三年多的時(shí)間了，說(shuō)是三年，其實(shí)真正有大的提高就是在公司實(shí)習的那一年期間。在即將去公司報到之前，把一些東西寫(xiě)下來(lái)，希望讓大家少走些彎路。 學(xué)習邏輯設計首先要有項目掛靠，如果你覺(jué)得未來(lái)一段時(shí)間你都不可能有的話(huà)，接下來(lái)的內容你就沒(méi)有必要再看了，花的時(shí)間再多也只能學(xué)到皮毛--很多細節的問(wèn)題光寫(xiě)代碼是發(fā)現不到的。而且要真正入門(mén)，最好要多做幾個(gè)項目(這三年大大小小的項目我做有七八個(gè))，總線(xiàn)型的和數字信號處理型的最好都要接觸一些，因為這兩個(gè)方向的邏輯設計差異比較大：前者主要是控制型的，會(huì )涉及到狀態(tài)機等控制邏輯;后者主要是計算型的，難點(diǎn)主要在對符號、浮點(diǎn)數轉定點(diǎn)數、位寬等方面的處理上。 第二要有好的師父。這里說(shuō)的好的師父并不是指畫(huà)原理圖畫(huà)了幾十年的老師傅，而是指曾在專(zhuān)業(yè)IC公司做過(guò)一段時(shí)間的人，好的專(zhuān)業(yè)IC公司可以接觸國內外最新的設計思想，在他們的幫助下，起點(diǎn)就可以比其他人高不少，更重要的是你可以學(xué)習邏輯設計思想性的東西!如果你的師傅經(jīng)常跟你說(shuō)畫(huà)原理圖的好處，你還是重新找過(guò)師父算了--用原理圖設計是一種很落后的方式，即使他們可能會(huì )說(shuō)可以系統級設計(專(zhuān)業(yè)的IC設計公司系統級設計絕對是由方案保證的，而不會(huì )靠原理圖這鬼東西)更為清淅。 第三要看一些好的資料。RTL級的書(shū)中《Verilog 硬件描述語(yǔ)言》、EDA先鋒寫(xiě)的那幾本書(shū)都還可以,還有不得不提的是cliff的一些paper(www.sunburst-design.com上有);驗證方面入門(mén)可以看下《Writting Testbenches》， 提高可以看下snug(Synopsys的用戶(hù)論壇，里面的文章基本上反映了業(yè)界的領(lǐng)先水平)的paper;系統級的可以看看《片上系統-可重用性設計方法學(xué)》。 第四要自己多總結，多動(dòng)腦筋。邏輯設計的東西其實(shí)本質(zhì)上的東西并不多：把RTL級的常用的D觸發(fā)器、計數器、移位寄存器、狀態(tài)機、多路選擇器等基本的電路標準化、固定化;先做方案再寫(xiě)代碼;設計時(shí)序;知道約束原理及怎么加約束;劃分模塊時(shí)知道怎么做到時(shí)序收斂;做驗證的時(shí)候熟悉相應語(yǔ)言的行為級描述(這個(gè)肯定比RTL級好學(xué)多了)然后就是理解testbench的結構化設計。把這些東西的本質(zhì)都搞清楚了做個(gè)合格的邏輯工程師應該是綽綽有余了，呵呵。 在接下來(lái)的部分我主要就第四點(diǎn)隨便說(shuō)點(diǎn)自己的經(jīng)驗，說(shuō)的不好還請大家批評指正。 |
