關(guān)于FPGA的觸發(fā)問(wèn)題，求解答

追夢(mèng)人_電子設計

各位前輩，我有一個(gè)verilog代碼，是實(shí)現在觸發(fā)信號triggle_rising（檢測triggle的上升沿）有效的時(shí)候，FPGA控制adc工作然后采集完1000個(gè)數據的時(shí)候，把數據存儲在RAM中，然后通過(guò)RAM把數據傳到另一塊板子。但現在問(wèn)題是下到板子上就“觸發(fā)信號triggle_rising”FGPA檢測不到，不知道問(wèn)題出在那了，希望前輩幫我看看這個(gè)程序，看有什么地方需要改進(jìn)的，指點(diǎn)一下，這是我寫(xiě)的代碼，在FSM狀態(tài)機的部分：

module fsm(
  output [1:0] rw,
  //output triggle_rising,
  input spi_cs,
  input full,
  input triggle,
  input clk
    );

reg[1:0] state,next_state;
parameter S0 = 2'b00,
          S1 = 2'b01,
S2 = 2'b10,
S3 = 2'b11;
reg sync_cs1;
reg sync_cs2;

reg sync_triggle1;
reg sync_triggle2;
reg triggle_low;
reg triggle_high;
wire triggle_rising;
//reg triggle_rising = 0;

reg [1:0] rwR;
assign triggle_rising = (triggle_low) && (!triggle_high);

assign rw = rwR;
always @(posedge clk)
begin
  sync_cs1 <= spi_cs;
  sync_cs2 <= sync_cs1;
  sync_triggle1 <= triggle;
  sync_triggle2 <= sync_triggle1;
  triggle_low <= sync_triggle2;
  triggle_high <= triggle_low;
// triggle_rising <= (triggle_low) && (!triggle_high);
end

always @(posedge clk)
begin
    state <= next_state;
end

always @(state,full,sync_cs2,triggle_rising)
  begin
    rwR = 2'b00;
    next_state = S0;
    case(state)
       S0 : begin
          if(triggle_rising)
             next_state = S1;
     end
   S1 : begin
          rwR = 2'b01;
    if(full)
       next_state = S2;
    else
       next_state = S1;
    end
   S2 : begin
          next_state = S2;
          if(sync_cs2)
       next_state = S3;
  end
   S3 : begin
          rwR = 2'b10;
    if(full)
      next_state = S0;
    else
      next_state = S3;
  end
    endcase
end

endmodule

chunfen26341612

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