基于DDS技術(shù)的波形設計

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摘要：針對數字基帶信號的特點(diǎn)和通信系統對信號傳輸的要求，利用DDS數字頻率合成技術(shù)進(jìn)行波形設計。采用了ADI公司的AD9958芯片為核心設計實(shí)現了全數字頻率合成器，構建了具備FSK調制，PSK調制及線(xiàn)性?huà)呙韫δ艿娜珨底滞ㄐ畔到y。詳細介紹了該通信系統的主要構成和實(shí)現全數字波形設計的軟件控制方式，使其具備多種信號形式，較寬的工作頻帶、根據工作需要隨時(shí)變換波形的功能。該系統具有可重復編程和動(dòng)態(tài)重構的優(yōu)點(diǎn)，使其易于修改，靈活可控，可適用于通信工程實(shí)踐中。
關(guān)鍵詞：DDS；波形設計；FSK；PSK；線(xiàn)性?huà)呙枵{制；AD9958
0 引言
目前在各類(lèi)通信系統中的波形設計，通常是指調制波形的設計問(wèn)題。一個(gè)完善的通信系統通常有多種信號形式、較寬的輸出工作頻帶、根據工作需要隨時(shí)變換波形，以達到最好的工作效果。
直接數字式頻率合成器(Direct Digital Synthesizer，DDS)是近年來(lái)隨著(zhù)數字集成電路和微電子技術(shù)的快速發(fā)展而迅速興起的一種新的頻率合成技術(shù)。它將先進(jìn)的數字信號處理理論和方法引入到頻率合成領(lǐng)域中，有效解決許多模擬合成技術(shù)無(wú)法解決的問(wèn)題。模擬的方法最大的問(wèn)題是不能實(shí)現波形捷變，而數字的方法解決了這個(gè)問(wèn)題，而且還可以進(jìn)行幅相補償，良好的靈活性使得數字波形的產(chǎn)生方法越來(lái)越受到重視。
1 DDS工作原理
DDS頻率合成技術(shù)具有ns量級的捷變頻時(shí)間，mHz量級頻率分辨率，相對帶寬較寬，高優(yōu)良的相位噪聲性能，可以方便的實(shí)現各種調制，是一種全數字化、高集成度、可編程的系統。其工作原理如圖1所示。

DDS應用于各類(lèi)通信系統時(shí)，參考頻率源fr多采用穩定的晶體振蕩器，以得到頻譜純凈的工作時(shí)鐘。累加器由多個(gè)級聯(lián)的加法器和寄存器組成，當參考頻率源fr輸入一個(gè)時(shí)鐘脈沖時(shí)，它的輸出增加一個(gè)步長(cháng)的增量值，增量的大小隨頻率控制字Kf的不同而變化。當用這個(gè)增量的數據進(jìn)行尋址查表時(shí)，正弦查表就把存儲在累加器中的抽樣數字值轉換成近似正弦波幅度的數字量函數，D／A轉換器就把數字量轉化成模擬量，低通濾波器進(jìn)一步平滑近似正弦波的鋸齒階梯函數。
DDS技術(shù)與大多數的數字信號處理技術(shù)一樣，基礎仍然是奈奎斯特采樣定理。該定理指出當抽樣頻率大于或者等于模擬信號最高頻率的兩倍時(shí)，可以由抽樣得到的離散序列無(wú)失真地恢復出原始模擬信號。DDS技術(shù)不是對模擬信號進(jìn)行抽樣，而是一個(gè)假定抽樣過(guò)程已經(jīng)發(fā)生且抽樣值已經(jīng)量化完成，如何把已經(jīng)量化的數值重建原始信號的問(wèn)題，理論上最大輸出頻率不會(huì )超過(guò)系統時(shí)鐘頻率fr的1／2，但在實(shí)際應用中由于DDS系統中的低通濾波器非理想特性，由通帶到阻帶之間存在著(zhù)一個(gè)過(guò)渡帶，工程中DDS最高輸出頻率只取fr的40％左右。
由于受到控制字長(cháng)N的限制，累加器累加到一定值后，就會(huì )產(chǎn)生一次累加溢出，溢出頻率即為合成信號的頻率�？梢�(jiàn)，頻率控制字Kf越大，累加器產(chǎn)生溢出的速度越快，輸出頻率也就越高。故在參考頻率fr不變的條件下，改變頻率字就可以改變輸出信號的頻率。輸出信號的頻率分辨率及輸出信號頻率計算如下：


同理，根據以上查表和累加溢出的原理，對相位和幅度(電流)也有同樣的計算，可得出相位分辨率及輸出信號相位控制字計算如式(2)所示，輸出信號幅度(電流)分辨率及輸出信號幅度(電流)控制字計算如式(3)所示。


式中：KP為相位控制字；P為相位累加器位數長(cháng)度；KA為幅度(電流)控制字；A為幅度累加器位數長(cháng)度，Imax為輸出最大電流。
2 基于A(yíng)D9958的波形設計
2．1 系統原理框圖
DDS這種類(lèi)似與查表直接輸出信號的合成方式，使其更適用于波形捷變的調制要求。在進(jìn)行波形設計時(shí)，應根據需要選用功能完備的芯片，不僅要求具備控制幅度、相位、頻率的能力，還要從整個(gè)系統的角度出發(fā)進(jìn)行選擇。
為實(shí)現某一帶寬信號的PSK調制、FSK調制或線(xiàn)性?huà)哳l，以ADI公司的DDS芯片AD9958應用為例，設計一款雙通道波形生成器，系統的原理框圖如圖2所示。

AD9958是ADI公司的一款高度集成的雙通道直接數字頻率合成器，其性能特點(diǎn)如下：
(1)具備2路可同步、可獨立控制的信號通道，2路10位的DAC，通道隔離度大于72 dB；
(2)集成了32位頻率累加器，14位相位累加器，10位的幅度控制字�？删幊痰耐ǖ揽刂茖τ捎谀�擬處理(例如濾波、放大)或者PCB布線(xiàn)的失配而產(chǎn)生的不均衡進(jìn)行校正；
(3)具備三種可編程的工作模式：?jiǎn)晤l模式、調制模式和掃描模式；
(4)具備線(xiàn)性頻率、相位、幅度的掃描功能；
(5)支持最高16進(jìn)制的ASK，FSK和PSK直接調制功能和相應控制電路；
(6)串行控制接口速度高達800 Mb／s；
(7)具備正余弦波形表，可編程4～20倍的REFCLK倍增器電路，最高500 MHz的系統時(shí)鐘。
2．2 DDS硬件電路設計
系統采用61．44 MHz的晶振，作為控制器和DDS的輸入時(shí)鐘。在DDS內部啟用REFCLKP倍增器電路，采用7倍的倍增系數，因此DDS系統時(shí)鐘f=430．08 MHz。

在設計中該芯片的編程接口采用多線(xiàn)制串行控制，分別為時(shí)鐘線(xiàn)SCLK和數據線(xiàn)SDIO_0～SDIO_3，其中SCLK最高速度可達200 Mb／s，當SDIO_0～SDIO_3全部用作數據線(xiàn)時(shí)，控制數據速率最高可達到800 Mb／s。以2線(xiàn)制控制接口為例，設置控制參數CSR2：1>=00，則SCLK作為時(shí)鐘信號，SDIO_0作為數據信號。
2．3 各類(lèi)波形設計
2．3．1 單頻點(diǎn)模式
AD9958具備兩路輸出，分別為CH0：70～100 MHz，CH1：110 MHz，頻率控制字長(cháng)度N=32，相位控制字長(cháng)度P=14，幅度控制字長(cháng)度A=10。分別計算出各自通道的頻率控制字，寫(xiě)入32位頻率控制字CTW0。由式(1)得到頻率控制字計算如下：


同理可根據信號相位和幅度的輸出要求，根據式(2)和式(3)計算得出相位控制字Po和幅度控制字Io，分別寫(xiě)入相位控制字CPW0的低14位和幅度控制字ACR的低10位，即可實(shí)現2路獨立單頻信號的輸出。
2．3．2 調制模式
AD9958支持2／4／8／16進(jìn)制的ASK，FSK和PSK直接調制功能和相應控制電路，設置調制模式寄存器CFR23：22：14>和調制階數寄存器FR19：8>。調制參數寫(xiě)入32位控制寄存器CTW0～CTW15，接口P0～P3在調制模式下輸入數字調制的數據。
以BPSK調制模式為例，調制相位+1．1 rad或-1．1rad，調制速率800 b／s，設置參數：


當CH0通道產(chǎn)生調制信號時(shí)，P2控制口作為調制數據輸入控制，二進(jìn)制數據“1”對應+1．1 rad相位，數據“0”對應-1．1 rad相位，當P2口的二進(jìn)制數據進(jìn)行變化時(shí)，輸出的模擬信號相應的產(chǎn)生相位變化。嚴格控制P2口的二進(jìn)制數的速率，讓每一位二進(jìn)制數據的保持時(shí)間為1／(800 Hz)。
以4FSK調制模式為例，調頻頻率為4個(gè)，分別為F0～F3，調制速率800 b／s，設置參數：
CFR23：22：14>=100： ／／頻率調制
FR19：8>=01； 在4種調制頻率，是4階調制
CTW0=F0； ／／調頻參數1
CTW1=F1； ／／調頻參數2
CTW2=F2； ／／調頻參數3
CTW3=F3； ／／調頻參數4
當CH0通道產(chǎn)生調制波形時(shí)，P0和P1控制口作為4進(jìn)制調制數據控制口，P1：P0>=00時(shí)，輸出信號頻率為F0；P1：P0>=01時(shí)，輸出信號頻率為F2，P1：P0>=10時(shí)，輸出信號頻率為F3，P1：P0>=11時(shí)，輸出信號頻率為F4，根據P0和P1的數據變化完成4進(jìn)制FSK調制。嚴格控制P0和P1口的二進(jìn)制數的速率，讓每一位二進(jìn)制數據的保持時(shí)間為1／(800 Hz)。
2．3．3 線(xiàn)性?huà)呙枘Ｊ?br /> AD9958對幅度、頻率和相位都具備線(xiàn)性?huà)呙韫δ�，當線(xiàn)性?huà)哳l模式時(shí)，其原理圖如圖4所示。

設置線(xiàn)性?huà)哳l模式CFR23：22：14>=101，其掃頻上升和下降捷變時(shí)間參數分別為RSRR和FSRR，都是8位寄存器，因此最小捷變頻時(shí)間△t=16．276 ns，最大捷變頻時(shí)間△t=4．167 μs，可根據需要將控制字寫(xiě)入RSRR和FSRR。
掃頻頻率步進(jìn)△f=1 kHz，其掃頻上升階段和下降階段頻率控制參數分別為RDW和FDW，圖4中


用控制接口P2作為CH0通道的線(xiàn)性?huà)哳l控制接口，當P2=1時(shí)完成上升線(xiàn)性?huà)哳l階段，P2=0時(shí)完成下降線(xiàn)性?huà)哳l階段。
3 結語(yǔ)
DDS全數字結構控制功能使它具備多種數字調制能力，如相位調制、頻率調制、幅度調制以及I／Q正交調制等，合成信號時(shí)具有超寬的相對帶寬、超高的捷變速度、超細的分辨率、連續的相位特性、可以輸出寬帶的正交信號等諸多優(yōu)越性能，因此該技術(shù)在現代數字通信領(lǐng)域中有廣闊的應用前景，是眾多應用電子系統實(shí)現高性能的關(guān)鍵。該系統具有可重復編程和動(dòng)態(tài)重構的優(yōu)點(diǎn)，使其易于修改，靈活可控，可廣泛適用通信工程實(shí)踐中。