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1 引言 同步在通信系統中占有非常重要的地位,同步系統性能的高低在很大程度上決定了通信系統的質(zhì)量,甚至通信的成敗。相關(guān)器是同步系統的關(guān)鍵部件之一,因此,要求相關(guān)器須有比其它部件更高的可靠性。實(shí)際應用中,相關(guān)器可用軟件實(shí)現也可用硬件電路實(shí)現,后者更適合于高速數據通信中的相關(guān)檢測。本文在總結一般數字相關(guān)器設計的基礎上,設計實(shí)現了一種高性能的數字相關(guān)器。 數字相關(guān)器的一般原理如圖1所示。 圖1 數字相關(guān)器的一般原理 相關(guān)器以數倍接收數據bit速率對所輸入的接收數據取樣,每個(gè)取樣bit移入數據輸入寄存器,然后逐bit地與存貯在基準寄存器中的基準字進(jìn)行比較,若兩者一致,輸出正相關(guān)脈沖,若輸入數據bit與基準字補碼相一致,則輸出負相關(guān)脈沖。正相關(guān)和負相關(guān)所允許的最大不一致bit數分別存貯在相關(guān)器的上限寄存器和下限寄存器里�？鞎r(shí)鐘頻率一般是慢時(shí)鐘的數十倍,相關(guān)計數判決在快時(shí)鐘的后半周之內必須完成。因此,時(shí)序控制比較復雜,而且輸出相關(guān)峰的寬度很窄（半個(gè)快時(shí)鐘周期）,系統工作時(shí)容易造成丟峰、漏峰等不良后果,給系統帶來(lái)了潛在的不穩定因素,且增加了系統內在功耗。為此,本文提出一種用VHDL設計的在FPGA器件中實(shí)現的高速硬件相關(guān)器（無(wú)快時(shí)鐘,適時(shí)運算處理）的設計方法。 3 用VHDL設計數字相關(guān)器 用VHDL設計數字相關(guān)器的邏輯框圖如圖2所示。 圖2 字相關(guān)器的邏輯框圖 本文用VHDL設計的數字相關(guān)器,僅需一個(gè)數據時(shí)鐘,避免了復雜的時(shí)序控制,它采用適時(shí)運算處理,所得相關(guān)峰的寬度是一個(gè)數據比特,比較容易捕獲,不會(huì )產(chǎn)生丟峰漏峰等不良現象,提高了相關(guān)器的可靠性。 下面給出32－bit數字相關(guān)器的部分VHDL源程序。 4 FPGA實(shí)現32-bit數字相關(guān)器 本設計選用XC4044XLA FPGA芯片實(shí)現,開(kāi)發(fā)工具是XILINX公司的FoundationSeries3．1i。相關(guān)器僅占該芯片部分資源,該芯片其余資源為同步系統中其它部件所用。下面給出該相關(guān)器測試結果。給相關(guān)器設置32位相關(guān)碼：將0F7ADH、96E8H依次由低到高置入相關(guān)碼寄存器中,其接收數據中的獨特碼與相關(guān)碼相同,測試結果如圖3所示。 圖3測試結果 5 結束語(yǔ) 用VHDL設計在FPGA芯片中實(shí)現數字相關(guān)器,簡(jiǎn)化了相關(guān)器復雜的邏輯電路設計,降低了相關(guān)器的功耗,提高了相關(guān)器的可靠性。該相關(guān)器已成功地應用于某無(wú)線(xiàn)通信系統中,性能穩定可靠。 |
