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光纖陀螺是激光陀螺的一種，是慣性技術(shù)和光電子技術(shù)緊密結合的產(chǎn)物。它利用Sagnac干涉效應，用光纖構成環(huán)形光路，并檢測出隨光纖環(huán)的轉動(dòng)而產(chǎn)生的兩路超輻射光束之間的相位差，由此計算出光纖環(huán)旋轉的角速度。光纖陀螺儀主要由兩個(gè)部分組成。伺服于表頭的調制解調電路根據輸入的電信號，經(jīng)過(guò)相應的變換后形成反饋信號送至表頭的相位調制器中。在實(shí)際的應用過(guò)程中，相應的調制解調電路應該根據溫度、振動(dòng)等情況做出相應的改變，才能最大限度地保證陀螺的精度要求。本文設計了一種基于FPGA的測試系統，模擬光纖陀螺儀的表頭，并檢測調制解調電路的性能。 模擬表頭的基本原理及結構 表頭的主要功能是將Sagnac效應產(chǎn)生的光程差所引起的相位變化通過(guò)回路耦合器轉換為光功率的變化，再通過(guò)探測器探測后以電信號的形式輸出至調制解調電路中。數字閉環(huán)光纖陀螺儀系統結構見(jiàn)圖1。從調制解調電路中采樣來(lái)的原始參數值，經(jīng)過(guò)模擬表頭內數字信號處理，可將輸入調制解調電路的實(shí)際表頭信號還原出來(lái)。得到初始還原值之后，通過(guò)在模擬表頭中進(jìn)行修改、加載不同類(lèi)型的參數值，從而檢測調制解調電路中相應的性能指標。 圖1 數字閉環(huán)光纖陀螺儀系統結構圖 本文所設計的模擬表頭系統遵循了一般數字閉環(huán)光纖陀螺系統的基本原理，在系統結構上發(fā)生了變化。調制解調電路在本系統中處于被動(dòng)地位，而表頭作為系統的主體。同時(shí)，用一個(gè)自主設計的電路系統代替了光纖陀螺儀的表頭部分。模擬表頭及其測試系統的結構如圖2所示。 圖2 模擬表頭及其測試系統框圖 圖中，PC上位機的工作十分重要，它不僅控制調制解調電路和模擬表頭系統的協(xié)同工作，而且要將所采集來(lái)的數據進(jìn)行分析整理，并完成關(guān)鍵的軟件編寫(xiě)和植入工作。 模擬表頭系統的硬件設計 根據理論分析，本文設計出基于FPGA的模擬表頭硬件系統，如圖3所示。 圖3 基于FPGA的光纖陀螺模擬表頭硬件連接圖 在這個(gè)閉環(huán)系統中，需要采集的主要信號是調制解調電路中的相位反饋信號。根據反饋信號的特點(diǎn)，選用運算量不大但處理速度快的FPGA作為信號處理的主要器件。在本方案中，考慮到成本和實(shí)際運算量，選取XC3S100E FPGA芯片。 本系統采用±5V穩壓直流電源供電。經(jīng)過(guò)計算，本系統的功耗在5W以下，故直流電源的輸出電流需達到1A。根據FPGA及其外圍電路的供電要求，需要設置三個(gè)DC/DC模塊：分別是5V轉3.3V，5V轉2.5V和3.3V轉1.2V。分別選擇了MAX651、ADP3333和LTC3406用于電壓轉換。另外，3.3V電源還用作驅動(dòng)ADC、數碼管、運算放大器等器件。 XC3S100E芯片具有較好的性?xún)r(jià)比，它具有2160個(gè)邏輯單元，100000個(gè)系統門(mén)資源，最大的I/O口數目是108。對本系統來(lái)說(shuō)，完全能滿(mǎn)足16位輸入/輸出、數碼管指示燈等顯示模塊、與上位機通訊以及其他控制信號的接口需要。系統中另外配置了一塊和FPGA相匹配的EPROM-XCF01S，用來(lái)提供邏輯芯片在開(kāi)機后目標程序的加載。 A/D和D/A轉換分別采用AD7671和AD768兩款芯片。AD7671具有最高可達1MSPS的采樣速率，逐次逼近型高速高精度，并行傳輸的模數轉換器，并能達到16bit的分辨率，而且無(wú)失碼，最大積分非線(xiàn)性誤差(INL)僅為±2.5LSB，能夠很好地滿(mǎn)足本系統要求。AD768是一款具有16位精度，最高可達40MSPS采樣速率的高速DAC。它的響應時(shí)間非常短，轉換速度快并與高速的ADC有很強的適配能力。 在提取初始參數時(shí)，考慮到陀螺信號比較弱，在A(yíng)/D轉換之前的設計采用了弱信號檢測方法，對信號進(jìn)行濾波、整形并放大，在最大限度保證無(wú)失真的前提下將原始信號提取出來(lái)，并轉換為ADC可以分辨的信號輸出。 模擬表頭系統的軟件設計 根據閉環(huán)光纖陀螺儀表頭的基本原理，實(shí)際表頭輸出的信號為周期恒定的梳狀波。波形中奇偶周期的電壓差值表示表頭光纖環(huán)中兩束光的光程差所對應的電信號量。調制解調電路產(chǎn)生的用于反饋的階梯波作為實(shí)際表頭的輸入。因此，模擬表頭軟件要解決的問(wèn)題有兩個(gè)：一個(gè)是產(chǎn)生一個(gè)象征光程差(根據光程差就能計算出角速度ω)的隨機數X，一個(gè)是利用調制解調電路送來(lái)的階梯波進(jìn)行計算，提取階梯值S及其周期。 核心算法的軟件設計流程如圖4所示。 圖4 模擬表頭核心算法的軟件流程圖 在流程圖中，模塊A用于判斷階梯值的正負。根據實(shí)際解調電路特性，反饋信號是通過(guò)對解調電路產(chǎn)生的階梯值累加，再經(jīng)方波調制得到的，累加過(guò)程中采用了高低復位操作。因此，在對階梯波采樣值作進(jìn)一步處理前，有必要判斷階梯值正負。這里通過(guò)設置計數器，對同周期相鄰采樣值進(jìn)行多次作差比較來(lái)判斷其正負，避免了高低復位操作引起的前后采樣值突變對判斷結果的影響。 模塊B是高低復位判斷和補償模塊。該模塊通過(guò)比較同周期前后采樣值的大小來(lái)實(shí)現復位點(diǎn)判斷，然后對經(jīng)過(guò)復位的采樣值進(jìn)行相應的補償操作。 在Xilinx ISE8.2的平臺上，對Verilog HDL編寫(xiě)的模擬表頭作了功能仿真。采用常用的ModelSim SE 6.2對Testbench模塊進(jìn)行仿真，用以檢測程序設計中計算和邏輯的正確性。仿真模塊設置主時(shí)鐘MCLK周期為10ns，高低電平持續時(shí)間相同。每隔50個(gè)時(shí)鐘周期進(jìn)行一次采樣，累加16個(gè)采樣值求一次階梯。仿真時(shí)間設置為35000ns，RSTB為主復位信號，ADBUSY與ADCNVST為ADC控制信號，CLOCK為DAC控制信號。 本方案對隨機數X和輸入INDATA在幾種極限情況下的仿真結果進(jìn)行了驗證，用以檢測表頭程序設計的正確性。 結語(yǔ) 根據以上的軟硬件設計，可設計出能夠模擬光纖陀螺儀表頭行為的模擬表頭系統。測試時(shí)，將實(shí)際的光纖陀螺儀表頭和調制解調電路與設計電路系統對接，就能得到所期望的波形和數據。將模擬表頭的隨機輸入數(代表角速度ω)與被檢測的調制解調電路輸出作對比，可有效檢驗出被測調制解調電路的性能。 |
