|
在現代通信系統中，要使信號能夠更可靠地在信道中傳輸，往往需要我們在信道編碼中采用糾錯碼來(lái)降低信號受噪聲的影響，以降低傳輸的誤碼率。這種方法叫做差錯控制編碼或糾錯編碼，其思想是在發(fā)送端的信息碼元序列中增加一些監督碼元，這些監督碼與信碼之間有一定的關(guān)系，接收端可以利用這種關(guān)系由信道譯碼器來(lái)發(fā)現或糾正錯誤的碼元。 1 卷積碼 前向糾錯(FEC)是目前常用的一種差錯控制方法，在這種方法中，發(fā)送端發(fā)送能夠被糾錯的碼，接收端則在收到這些碼后，通過(guò)糾錯譯碼器來(lái)發(fā)現其中的錯誤并自動(dòng)糾正接收碼字中的錯誤。在前向糾錯方法中，卷積碼及其Viterbi譯碼是常用的信道編碼方案。 卷積碼通常用(n，k，N)表示，其中n為輸出信息比特，k為輸入信息比特，N為約束長(cháng)度，卷積碼的編碼效率為Rc=k／n，圖1所示為(2，l，7)卷積碼的編碼器框圖。 (2，1，7)卷積碼編碼器由6個(gè)延時(shí)器(圖1中的D模塊，可用寄存器實(shí)現)和兩個(gè)模二加法器組成，它的編碼約束度為7，碼率為1／2。即輸入端輸入1比特信息，輸出端輸出2比特編碼信息，并分為上、下兩路并行輸出。 2 Viterbi譯碼器原理 近年來(lái)，維特比算法具有很大的發(fā)展，目前在數字通信的前向糾錯系統中用的較多。Viterbi譯碼的基本原理是把已接收到的序列與所有可能的發(fā)送序列進(jìn)行比較，選擇其中碼距最小的一個(gè)序列作為發(fā)送序列。下面以(2，1，3)卷積碼編碼器的編出碼為例，來(lái)說(shuō)明Viterbi解碼的方法和過(guò)程。圖2所示是該碼的狀態(tài)圖。 結合狀態(tài)圖可得出如圖3所示的狀態(tài)與時(shí)間關(guān)系圖，稱(chēng)為網(wǎng)格圖。該圖設輸入信息數目L=5，所以畫(huà)有L+N=8個(gè)時(shí)間單位(節點(diǎn))，圖3中分別標以0至7。設編譯器從a狀態(tài)開(kāi)始運作。該網(wǎng)格圖的每一條路徑都對應著(zhù)不同的輸入信息序列。由于所有的可能輸入信息序列共有2KL個(gè)，因而其網(wǎng)格圖中所有可能的路徑也是2KL條。 設編譯器送出的碼序列為C，經(jīng)過(guò)離散無(wú)記憶信道傳輸后送入譯碼器的是序列R，E是信道錯誤序列，則有：R=C+E。譯碼器根據接收序列R，可以按最大似然估計準則來(lái)找出編碼器在網(wǎng)格圖上所走過(guò)的路徑，這個(gè)過(guò)程就是譯碼器計算、尋找的最大似然函數： 經(jīng)計算可得，上式等價(jià)于尋找與R有最小漢明距離的路徑，即尋找： 對于二進(jìn)制輸入且Q進(jìn)制輸出的離散無(wú)記憶信道，實(shí)際上就是尋找與R有最小軟距離的路徑，而此時(shí)的度量就是軟判決距離： 式中，Rs與Cjs是接收序列R與Cj序列的Q進(jìn)制表示。 Viterbi算法是一種基于最大似然估計的算法。它并不是在網(wǎng)格圖上一次比較所有可能的2kl條路徑(序列)，而是接收一段，就計算、比較、選擇一段最可能的碼段(分支)，從而使整個(gè)碼序列達到一個(gè)有最大似然函數的序列。 3 Viterbi譯碼器的結構 由以上分析可以得出如圖4所示的Viterbi譯碼器的原理框圖。 由圖4可見(jiàn)，Viterbi譯碼器大致可以分為四個(gè)部分：支路度量模塊(BMU)、加比選模塊(ACS)、幸存路徑管理模塊(SMU)和輸出產(chǎn)生模塊。其中支路度量模塊用于完成譯碼器輸入信號與網(wǎng)格圖上的可能路徑信號的分支度量計算；加比選模塊主要把前一個(gè)狀態(tài)的路徑度量與當前輸入信號的分支度量相加，以得到該分支的路徑度量，然后比較不同分支路徑度量的大小，同時(shí)找出最小的度量值，并更新該狀態(tài)的度量值，最后輸出狀態(tài)轉移信息；路徑管理模塊可對加比選單元輸出的狀態(tài)轉移信息進(jìn)行處理，以便為輸出判決做準備。輸出模塊可根據幸存路徑管理單元的輸出進(jìn)行輸出判決，最后輸出譯碼信息。 4 Viterbi譯碼器的FPGA實(shí)現 本文所設計的(2，1，7)Viterbi譯碼器可在Altera公司的QuartusII8．0開(kāi)發(fā)環(huán)境下進(jìn)行設計，并在QuartusII下進(jìn)行仿真。首先利用編碼器對已知的序列進(jìn)行編碼，產(chǎn)生這個(gè)輸入序列的編碼碼字，并對產(chǎn)生的編碼碼字進(jìn)行人為加擾，用以驗證所設計的Viterbi譯碼器對錯誤信息的糾錯能力。圖5所示是該譯碼器的仿真圖，對于圖5，通過(guò)對比原始編碼序列和譯碼器輸出的序列，可以看出。輸入的序列與譯碼輸出的序列一致，故可證明Vitervi譯碼器設計的正確性。 5 結束語(yǔ) 本文通過(guò)在QuartusII8．0下對基于EPGA芯片EP3C120F780C8進(jìn)行Viterbi譯碼器進(jìn)行了設計與驗證。結果表明，本設計中的Viterbi譯碼器能夠正確地進(jìn)行譯碼輸出。 |
