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數字信號處理模塊是接收機系統的核心部分，系統要求數字信號處理模塊能實(shí)時(shí)處理ADC變換后的數字信號，并用軟件的方法來(lái)實(shí)現大量的無(wú)線(xiàn)電功能，這些功能包括：多通道校準、編解碼、調制解調、濾波、同步、盲均衡、檢測、數據加密、傳輸加密糾錯、跳擴頻及解擴和解跳、通信環(huán)境評估、信道選擇等，而單個(gè)DSP根本無(wú)法完成這些功能。目前可用的一些高速DSP的性能最快的也不超過(guò)5GIPS ，與實(shí)際需求相差巨大。這種處理資源的匱乏，被稱(chēng)之為DSP 瓶頸[1]，因此我們在本系統中主要采用Xilinx的FPGA芯片實(shí)現后端數字信號處理。 時(shí)鐘同步 FPGA硬件設計中，時(shí)鐘是整個(gè)設計最重要、最特殊的信號，異步信號輸入總是無(wú)法滿(mǎn)足數據的建立保持時(shí)間，所以需要把所有異步輸入都先進(jìn)行同步化。時(shí)鐘同步的重要性如下： ● 系統內大部分器件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行，這就要求時(shí)鐘信號時(shí)延差要非常小，否則就可能造成時(shí)序邏輯狀態(tài)出錯; ● 時(shí)鐘信號通常是系統中頻率最高的信號; ● 時(shí)鐘信號通常是負載最重的信號，所以要合理分配負載。出于這樣的考慮在FPGA這類(lèi)可編程器件內部一般都設有數量不等的專(zhuān)門(mén)用于系統時(shí)鐘驅動(dòng)的全局時(shí)鐘網(wǎng)絡(luò )。 對于一個(gè)設計項目來(lái)說(shuō)，全局時(shí)鐘(或同步時(shí)鐘)是最簡(jiǎn)單和最可預測的時(shí)鐘。只要可能就應盡量在設計項目中采用全局時(shí)鐘。FPGA都具有專(zhuān)門(mén)的全局時(shí)鐘引腳，它直接連到器件中的每一個(gè)寄存器。這種全局時(shí)鐘提供器件中最短的時(shí)鐘到輸出的延時(shí)。 但在許多應用中會(huì )出現兩個(gè)或兩個(gè)以上非同源時(shí)鐘，系統設計將面臨復雜的時(shí)間問(wèn)題，數據的建立和保持時(shí)間很難得到保證。對于需要多時(shí)鐘的時(shí)序電路，最好將所有非同源時(shí)鐘同步化，即選用一個(gè)頻率是它們的時(shí)鐘頻率公倍數的高頻主時(shí)鐘。各個(gè)功能模塊要使用統一的復位電路。在使用帶時(shí)鐘的觸發(fā)器、計數器等有復位端的庫器件時(shí)，一般應盡量使用有同步復位的器件。注意復位時(shí)應保證各個(gè)器件都能復位，以避免某些寄存器的初始狀態(tài)不確定而引起系統工作不可靠。 基于以上分析，在本設計中，將64M的高頻時(shí)鐘作為系統時(shí)鐘，輸入到所有觸發(fā)器的時(shí)鐘端。時(shí)鐘使能信號Clk_en將控制所有觸發(fā)器的使能端。即原來(lái)接8M時(shí)鐘的觸發(fā)器，接64M時(shí)鐘，同時(shí)Clk_en將控制該觸發(fā)器使能;原接64M時(shí)鐘的觸發(fā)器，還接64M時(shí)鐘，Clk_en也將控制該觸發(fā)器使能。這樣，就可以將任何非同源時(shí)鐘同步化。 多通道校準同步算法 下面以M元陣為例來(lái)說(shuō)明多通道校準過(guò)程。接收機開(kāi)機時(shí)，先將選擇開(kāi)關(guān)S切換到位置2(見(jiàn)圖1)，進(jìn)入校準狀態(tài)。注入信號s(t)經(jīng)功分器進(jìn)入各陣元通道，陣元通道輸出為基帶數字信號 xm(t)。將第一條通道作為參考通道，第一條通道的輸出延時(shí)τ后作為參考信號，與其他陣元通道的輸出一起送入相應的自適應校正濾波器。自適應校正濾波器將會(huì )對陣元通道的傳輸特性進(jìn)行補償，使各個(gè)陣元通道的傳輸特性趨近參考通道。這里采用LMS自適應算法，待自適應算法收斂后，穩態(tài)權矢量將作為自適應校正濾波器的系數固定下來(lái)，至此陣元通道的校正結束。最后，將選擇開(kāi)關(guān)S切換到位置1就可進(jìn)入正常通信狀態(tài)。 自適應濾波器采用MMSE準則，其中，準則選擇是否合理決定了天線(xiàn)陣暫態(tài)響應的速度和實(shí)現電路的復雜度�？梢宰C明，這個(gè)準則的結果可以分解為一個(gè)相同的線(xiàn)性矩陣濾波器和一個(gè)不同的標量處理器的積，且都收斂于最優(yōu)維納解。因此，當自適應濾波器收斂到穩態(tài)即最優(yōu)解后，最佳權值應該為： 本文中的多通道校準算法是在FPGA中實(shí)現的，選擇FPGA而不選擇DSP器件的原因是FPGA的引腳眾多且可以定制，這樣就可以在相對較低的工作頻率下做到很高的數據吞吐率，而這是DSP難以做到的。 FPGA實(shí)現 在本設計中應該綜合考慮各方面因素，選擇一種最佳模塊結構和模塊規模。本設計中的結構化層次是由一個(gè)頂層模塊和若干個(gè)子模塊組成，每個(gè)子模塊根據需要再包含自己的子模塊，以此類(lèi)推，共5層，如圖2所示。 采用VHDL語(yǔ)言編寫(xiě)實(shí)現程序，開(kāi)發(fā)環(huán)境為ISE 8.2i，綜合工具為Synplify Pro v8.1，仿真工具為ModelSim SE 6.3f。圖3所示的是程序經(jīng)Synplify Pro v8.1綜合后得到的LMS自適應校正濾波器頂層模塊RTL視圖。RTL視圖即寄存器傳輸級視圖，該圖高度抽象為模塊化結構，它是在對源代碼編譯后再現設計的寄存器傳輸級原理圖。 表1為多通道校準算法的FPGA資源占用列表，從系統資源占用情況可以看出：多通道校準算法FPGA實(shí)現過(guò)程中，如果再加上前后端處理程序一起編譯，則輸入輸出端口將減少，資源占用也將減少，并不影響系統實(shí)現。其它各種資源占用量都較少，完全符合FPGA設計要求。 由于數據時(shí)鐘的同步是FPGA 芯片設計實(shí)現的一個(gè)常見(jiàn)問(wèn)題，也是一個(gè)重點(diǎn)和難點(diǎn)，很多設計不穩定都是源于數據時(shí)鐘的同步有問(wèn)題。而本文提出了解決這一問(wèn)題的時(shí)鐘同步方法，并在硬件上很好地實(shí)現了多通道校準算法，極大提高了系統穩定性。 |
