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利用軟件實(shí)施加密算法已經(jīng)成為實(shí)時(shí)安全通信系統的重要瓶頸。標準的商品化CPU和DSP無(wú)法跟上數據加密算法的計算速度要求。此外，CPU和DSP需要完成太多的其他任務(wù)�；�FPGA高度優(yōu)化的可編程的硬件安全性解決方案提供了并行處理能力，并且可以達到所要求的加密處理性能基準[1].然而如果僅使用FPGA可編程VHDL來(lái)實(shí)現的話(huà)，系統就不夠靈活，升級困難，況且實(shí)現起來(lái)有很大的難度，本系統以AES加密算法為例，使用Xilinx SPARTAN 3E為開(kāi)發(fā)平臺，以xilinx的嵌入式軟核microblaze為主控制器，調用FPGA的硬件VHDL編程實(shí)現的AES加解密和控制CC2420來(lái)實(shí)現高速有效的數據通信。 系統設計思想 本設計使用硬件描述語(yǔ)言VHDL在FPGA數字邏輯層面上實(shí)現AES加解密，為了系統的擴展性和構建良好的人機交互，設計通過(guò)PS/2鍵盤(pán)輸入加密密鑰，并將其顯示在LCD上。在軟核MicroBlaze上，通過(guò)SPI總線(xiàn)讀寫(xiě)FIFO和RAM控制射頻芯片CC2420，使系統具有信道選擇、地址識別、自動(dòng)CRC校驗功能，使系統更加安全、通信誤碼率更低。 數據幀結構設計 為了更好的提高本系統數據的傳輸率，在官方zigbee的數據幀格式基礎上做了修改。采用如表5-2所示的數據幀格式。數據幀發(fā)送時(shí)，CC2420自動(dòng)在數據包的開(kāi)始處加上前導碼和幀起始分隔符在數據包末尾加CRC檢驗。 表1 數據幀結構 數據可靠傳輸 為了確保數據不出錯和不丟失，本設計采用了CRC校驗、超時(shí)重傳、返回ACK和NOACK等措施來(lái)確保數據的不出錯和丟失， 系統模塊構成 加密端通過(guò)串口和網(wǎng)口從發(fā)送段接收數據，當接收夠16字節(128bit)，或不足時(shí)能自動(dòng)補零成128bit后送給硬件AES加密模塊。在軟核Microblaze的控制下通過(guò)VHDL編程的AES加密后將數據進(jìn)行組幀打包，通過(guò)軟核對CC2420的寄存器的讀寫(xiě)將數據通過(guò)無(wú)線(xiàn)發(fā)送端CC2420發(fā)送出去，同時(shí)等待發(fā)送段確認。接收端在接收到數據以后,從數據包中將數據提取，進(jìn)行快速AES解密,解密完成后進(jìn)行CRC校驗，如果校驗正確則向源地址發(fā)送ACK確認。將正確數據送出，如果校驗失敗，則返回NOACK。為了確保安全，AES加解密算法需要的密鑰key由鍵盤(pán)輸入和修改，同時(shí)可以在LCD上顯示出來(lái)。必須保證兩端key相同才能保證正常通信。 圖1 系統總體控制數據流圖 AES加解密模塊 3.1.1 AES簡(jiǎn)介 AES加解密算法(Rijndael算法)對待加密的明文先進(jìn)行分段然后加密，明文的長(cháng)度可以是l28位、192位或256位。同樣，用于加密的密鑰長(cháng)度也有l28位、192位或256位。根據明文及密鑰長(cháng)度不同的組合，加密的輪次有10輪、12輪和l4輪。在圈函數的每一圈迭代中，包括4步變換，分別是字節代換運算、行變換、列混合以及圈密鑰的加法變換。經(jīng)過(guò)驗證，選用l28位的明文和密鑰是幾種組合中加解密速度最快的[2]。所以在本系統設計中使用的為128位明文和128位密文的組合。由于A(yíng)ES為對稱(chēng)加解密，所以在此文中我們只討論AES的加密方法，解密就是與AES對稱(chēng)的方式來(lái)進(jìn)行的。 3.1.2 AES加解密模塊設計 在本系統中，使用了FPGA的硬件描述語(yǔ)言(VHDL)來(lái)實(shí)現了AES的加解密算法，AES分別為輪密鑰加、字節代換、行移位、列混淆、密鑰擴展，下面為5個(gè)用硬件描述語(yǔ)言實(shí)現的小模塊的分別介紹。由于列混淆模塊、行移位模塊、輪密鑰加與文獻[4]中算法相同在此不做討論。 �、� 字節代換模塊 此模塊為AES中的每一個(gè)字節提供了一個(gè)非線(xiàn)性代換。任一非零字節被函數所代替。如果x是零字節，y=b就是SubBytes變化的結果。在本設計中，為了加快算法速度，將S盒預先寫(xiě)入RAM中，直接用地址來(lái)指示替代的字節，利用空間來(lái)?yè)Q時(shí)間，達到了加快用算的目的。 �、诿荑�擴展模塊 本設計采用了Xilinx IP核Single Block RAM位寬32，深度64，在程序的開(kāi)始，由用戶(hù)設置的初始密鑰系統按照密鑰擴展算法生成的10輪擴展密鑰，將生成的密鑰按照地址次序從低到高放入RAM中，在每一輪執行addroundkey時(shí)取出對應輪數的密鑰，與明文相加(異或)。 圖2 AES解密模塊仿真波形 無(wú)線(xiàn)通信模塊 在本系統中采用TI 公司的CC2420來(lái)實(shí)現數據的無(wú)線(xiàn)通信CC2420工作于免授權的2.4GHz頻段，33個(gè)16位配置寄存器、15個(gè)命令選通寄存器、1個(gè)128字節的RX RAM、1個(gè)128字節的TXRAM、1個(gè)112字節的安全信息存儲器。TX和RXRAM的存取可通過(guò)地址或者用兩個(gè)8位的寄存器。主機可通過(guò)SPI總線(xiàn)設置其工作在Normal模式，通過(guò)SPI總線(xiàn)MOSI，MISO接口對TXFIFO和RX FIFO及狀態(tài)進(jìn)行寫(xiě)和讀的操作，將數據寫(xiě)入和讀出RAM來(lái)實(shí)現與CC2420的數據傳輸，通過(guò)觸發(fā)CC2420STXON,SRXON來(lái)實(shí)現數據的無(wú)線(xiàn)發(fā)送和接收。表二是本系統CC2420涉及的寄存器及其功能。 表2 是本系統CC2420涉及的寄存器及其功能 軟核控制模塊 3.3.1 軟核MicroBlaze簡(jiǎn)介 MicroBlaze 是一款由xilinx公司開(kāi)發(fā)的嵌入式處理器軟核，其采用RISC(Reduced Instruction Set Computer)優(yōu)化架構。它符合IBM CoreConnect標準，能夠與PPC405系統無(wú)縫連接[3]。MicroBlaze是一個(gè)非常簡(jiǎn)化卻具有較高性能的軟核，在Spartan3E系列FPGA中它只占400個(gè)Slice，相當于10萬(wàn)門(mén)FPGA容量的1/3。其為哈佛結構，32位地址總線(xiàn)，獨立的指令和數據緩存，并且有獨立的數據和指令總線(xiàn)連接到IBM的PLB總線(xiàn)，使得它能很容易和其它外設IP核一起完成整體功能。支持SPI、I2C、PCI、CAN總線(xiàn)，支持重置、硬件異常、中斷、用戶(hù)異常、暫停等機制，可配置UART、GPIO等接口。 3.3.2 microblaze的控制流程 圖3 microblaze的控制流程 3.3.3 microblaze的控制流程主程序 main () { Initial()//初始化系統; CmdSend()//上位機命令輸入; DataRev()//數據接收; AESEny()//數據加密; DataPackage()數據打包; CC2420Sen()加密數據發(fā)送; Return success; } 結語(yǔ) 本系統將軟件加解密(在50M的頻率下使用軟件來(lái)進(jìn)行加解密)與硬件加解密時(shí)間做了對比：如表3所示。 表3 軟件和硬件加密對比 表4 AES加密占用FPGA資源統計表 該方案充分有效的利用了Spartan3E的資源，尤其為可編程邏輯和RAM的利用。其中AES加解密中的乘法運算均由LUT查找表來(lái)實(shí)現，用空間換取時(shí)間，獲得了很高的算法速度。在A(yíng)ES算法測試時(shí)我們發(fā)現80%的AES加解密時(shí)間都用于密鑰擴展算法中，如果能再進(jìn)一步把算法優(yōu)化，比如做成流水線(xiàn)的算法模式的話(huà)，加解密時(shí)間又能減少近20%，即由現在的6.74us減少到略大于5.39us，效率又可以增加很多。 |
