FPGA的多CLock設計

demo_fpga · 發(fā)表于 2010-10-5 13:18:57

HI

那位有這方面的經(jīng)驗？

謝謝

chifengyun · 發(fā)表于 2010-10-6 13:58:16

可以先看看相關(guān)芯片的文檔

sagetom · 發(fā)表于 2010-10-25 15:22:48

說(shuō)白了，就是通過(guò)主晶振能后分頻即可。

rfxie · 發(fā)表于 2010-10-29 16:16:35

最好使用全局時(shí)鐘

onekiss715 · 發(fā)表于 2010-11-3 15:13:44

shi zhong shi neng or use fpga nei de pll(dll)

jc443 · 發(fā)表于 2010-11-6 07:27:17

分別對clk下constraint, 就可以了

zzm天龍 · 發(fā)表于 2010-11-7 12:28:51

學(xué)習

mahanyu101 · 發(fā)表于 2010-11-7 22:30:43

FPGA內部Pll

higoogle · 發(fā)表于 2010-11-21 13:15:12

使用全局時(shí)鐘網(wǎng)絡(luò ) 配合PLL使用

penpen · 發(fā)表于 2011-10-13 20:23:53

學(xué)習��！

lelee007 · 發(fā)表于 2011-10-14 14:55:11

最好用PLL或者DCM產(chǎn)生分頻時(shí)鐘，不要用寄存器產(chǎn)生時(shí)鐘

[提問(wèn)] FPGA的多CLock設計