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第1章 license 設置 Libero 軟件是Actel FPGA 的開(kāi)發(fā)環(huán)境，它支持Actel 公司所有的FPGA 芯片。在安裝完Libero 軟件后，要設置license 才能夠正常的使用Libero 軟件。license 文件的申請途徑有兩種：一是登錄Actel 公司的官方網(wǎng)站(www.Actel.com)去申請；另一種是發(fā)送郵件到周立功公司當地的FAE，讓他幫您去申請。我們的license 文件是完全免費的，它的使用期限是一年，一年后您可以重新申請新的license。 接下來(lái)，我就給大家演示一下怎樣設置license。首先，在C 盤(pán)Actel 文件夾下新建一個(gè)名為license 的文件夾，將您所申請到的license 文件放入到該文件夾下；然后，在桌面我的電腦圖標上單擊右鍵選擇屬性，在高級選項里找到環(huán)境變量，在用戶(hù)變量里，選擇新建按鈕，在變量名中輸入 LM_LICENSE_FILE，在變量值中輸入license 文件保存的路徑。在這里要注意：一定要確定變量名和變量值的正確性，否則Libero 軟件將無(wú)法正常使用。點(diǎn)擊確定按鈕，好了，license 文件已經(jīng)設置完成。 第2章 Libero 軟件的使用 下面我將用一個(gè)具體的例程來(lái)給大家演示一下Libero 軟件的使用流程。在桌面雙擊Libero 8.3 的圖標，進(jìn)入到軟件的使用界面。 2.1 新建工程 1． 建立工程 單擊軟件左上角的Project 菜單，選擇New Project 選項，會(huì )彈出一個(gè)如圖所示的窗口，在Project name 中輸入工程名led，Project Location 是存放工程的位置，點(diǎn)擊Browse 按鈕可以改變工程存放的位置，下面的兩個(gè)選項是選擇編程的語(yǔ)言，這里我們選擇Verilog，當所有設置都完成后，點(diǎn)擊Next。 2． 選擇器件 點(diǎn)擊Family 的下拉按鈕，選擇FPGA 的系列，這里我們選用ProASIC3 系列，器件類(lèi)型選擇A3P030，封裝采用VQFP100，點(diǎn)擊Next。 3． 選擇工具 在這里可以修改不同階段使用的工具，點(diǎn)擊相應的工具，然后通過(guò)Add、Edit 或Remove來(lái)修改，若顯示問(wèn)號表示沒(méi)有該軟件。這里我們點(diǎn)擊Next。 4． 添加文件 可以在文件夾中添加相應類(lèi)型的文件，由于工程是新建的，不存在有編輯好的文件，所以我們直接點(diǎn)擊 Next。 5． 完成 查看您剛才所建工程的信息，確認無(wú)誤后點(diǎn)擊“Finish”，這樣，該工程就建立好了。 2.2 設計輸入 設計輸入有多種方式，這里我們采用最常用的輸入方法——HDL 語(yǔ)言生成；點(diǎn)擊HDLEditor 進(jìn)行語(yǔ)言編輯，在name 里輸入文件名led，最好和工程名相同。點(diǎn)擊OK 按鈕，進(jìn)入語(yǔ)言編輯區。 打開(kāi)實(shí)驗教程把快速入門(mén)程序復制過(guò)來(lái)。點(diǎn)擊Libero 軟件左上角的保存按鈕，保存后我們可以在work 目錄下看到led.v 文件。單擊右鍵，選擇Check HDL file，檢查語(yǔ)法錯誤。從信息窗口中可以看到?jīng)]有語(yǔ)法錯誤。這里要注意的是，計數器必須要初始化，否則仿真的時(shí)候沒(méi)有波形。該程序完成流水燈的功能。 2.3 生成測試文件 生成測試文件有兩種方式，一是用語(yǔ)言編寫(xiě)測試文件；二是通過(guò)波形生成測試文件，這里采用第二種方式。點(diǎn)擊 WaveFormer，右擊clk_48M 信號,選擇該引腳為時(shí)鐘引腳。雙擊clk_48M，點(diǎn)擊Clock Properties 修改時(shí)鐘的頻率為48M，點(diǎn)擊OK。下面我們設置復位引腳，我們的程序是低電平復位，所以我們設置一段時(shí)間的低電平。設置完復位以后，我們要設置斷點(diǎn)，到這個(gè)時(shí)刻仿真自動(dòng)結束。點(diǎn)擊菜單欄上的Marker按鈕，將該項置為有效。我們選擇300ms；在300ms 處，我們先左擊后右擊出現Marker0，雙擊Marker0，選擇Type 下拉菜單中的End Diagram，點(diǎn)擊OK。這樣斷點(diǎn)設置完畢。下面點(diǎn)擊左上角的保存按鈕，保存測試激勵文件。在彈出的保存界面中，我們選擇保存類(lèi)型為最后一項。這樣，我們就完成了測試激勵文件的生成。關(guān)閉WaveFormer。彈出的界面提示是否保存波形圖形，我們選擇Save all，在彈出的波形保存格式中，我們選擇默認，點(diǎn)擊保存。這樣，我們的測試文件就建立好了。 下面就是添加測試文件進(jìn)行仿真，右擊Stimulus Editor, 選擇Organize Stimulus,在彈出的界面中，把該測試文件導入，點(diǎn)擊OK，這樣就添加完激勵。添加完激勵以后Stimulus Editor和WaveFormer 變?yōu)榫G色。 2.4 前仿真 點(diǎn)擊ModelSim 進(jìn)入仿真界面，點(diǎn)擊新窗口查看波形。輸入需要仿真的時(shí)間，這里我們輸入100ms，點(diǎn)擊全速運行，由于仿真時(shí)間設置過(guò)長(cháng)，我們也可自行終止仿真。點(diǎn)擊深藍色的查看圖標，我們可以全屏查看波形，通過(guò)觀(guān)察，我們發(fā)現輸出是移位變化的，這說(shuō)明功能是正確的。功能被驗證正確以后，我們關(guān)閉ModelSim。 2.5 綜合 功能仿真是正確的時(shí)候，下面要進(jìn)行的是綜合，點(diǎn)擊Synthesis,Libero 軟件將會(huì )調用Synplify 軟件進(jìn)行綜合。 在綜合的界面彈出時(shí)，點(diǎn)擊“RUN”按鈕開(kāi)始綜合，如果在綜合過(guò)程中出現錯誤，則可點(diǎn)擊界面下方“View Log”查看錯誤的報告。綜合之后發(fā)現0 個(gè)錯誤0 個(gè)警告，說(shuō)明綜合是正確的，關(guān)閉 Synplify。 2.6 綜合后仿真 綜合后我們可以再次通過(guò) ModelSim 進(jìn)行綜合后仿真，看功能是否仍符合要求。單擊ModelSim,仿真激勵會(huì )被自動(dòng)加載，這里操作和功能仿真差不多，在這我就不再贅述。 2.7 布局布線(xiàn) 完成綜合后仿真之后，我們就可以進(jìn)行布局布線(xiàn)。點(diǎn)擊Place&Route。9s，當第一次進(jìn)入Designer 界面時(shí)需要進(jìn)行一些設置的，一般情況我們將速度等級、參考電壓等設為默認，點(diǎn)擊下一步；電平標準設為L(cháng)VTTL，點(diǎn)擊下一步；在選擇芯片的等級時(shí)，我們選擇商業(yè)級，點(diǎn)擊完成，進(jìn)入Designer 的主界面。 Designer 的主界面主要包括：編譯、引腳分配、布局布線(xiàn)、生成下載文件；還有一些關(guān)于功耗分析、時(shí)鐘約束和分析的工具。點(diǎn)擊Compile，在彈出的界面中點(diǎn)擊 OK。當編譯的圖標變?yōu)榫G色的時(shí)候，表示編譯通過(guò)。編譯結束以后，點(diǎn)擊Tools,選擇reports—＞status;導出status report。在這里，我們可以看到編譯報告。點(diǎn)擊I/O Attribute Editor 進(jìn)行引腳分配。對照引腳分配說(shuō)明分配好引腳。在信息欄中，可以看到引腳分配沒(méi)有錯誤，關(guān)閉引腳分配。點(diǎn)擊Layout,在彈出的界面點(diǎn)擊OK，當Layout 變綠的時(shí)候，表明布局布線(xiàn)正確。點(diǎn)擊Back-Annotate 生成反標注文件，反標注文件主要是標注FPGA 廠(chǎng)家器件的延時(shí)信息。在彈出的界面中點(diǎn)擊OK，當Back-Annotate 變綠后反標注文件生成。點(diǎn)擊Programming File 生成下載文件。在彈出的界面中，security settings 可以對芯片和文件進(jìn)行加密。點(diǎn)擊FlashROM 的話(huà)，我們可以導入下載到FlashROM 的文件。這里兩項都不選擇，點(diǎn)擊Finish，在彈出的界面中點(diǎn)擊Generate 生成下載文件。完成我們可以發(fā)現Programming File 圖標變綠。點(diǎn)擊Timing analyzer 查看時(shí)序分析報告；在分析報告里面有系統所能跑的最大時(shí)鐘頻率和最小時(shí)鐘頻率等信息。關(guān)閉Timing analyzer。點(diǎn)擊保存按鈕，關(guān)閉designer. 2.8 下載文件 在剛才我們設置了反標注文件，這樣我們就可以布局布線(xiàn)后仿真了，該仿真和綜合前仿真是一樣的，這里就不再驗證。點(diǎn)擊FlashPro 進(jìn)行下載，選擇tool，在下拉選項中選擇“Connect Parallel port cable”查看并口信息。在彈出的界面中我們選擇默認選項，點(diǎn)擊OK 即可。點(diǎn)擊“Refresh for Programmers”查找并口，發(fā)現并口已經(jīng)存在。點(diǎn)擊programmer進(jìn)行下載，由于我們的FPGA 是FLASH 架構的，所以下載時(shí)間要長(cháng)一點(diǎn)，當Programmer Status 欄提示信息是Run passed，說(shuō)明下載完畢，這時(shí)可以在開(kāi)發(fā)板上看到LED 在循環(huán)移位點(diǎn)亮，說(shuō)明該程序完成了設計的功能。 |
