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1 引言 隨著(zhù)通信系統和網(wǎng)絡(luò )的快速發(fā)展，要求數據的通信、處理和存儲的安全性和可靠性越來(lái)越高。開(kāi)發(fā)安全加密機器，要求具備實(shí)時(shí)加密，可改變密鑰，使用多種算法等性能，因此可重用、參數化的加密核成為一種理想的安全加密設計。 目前加密算法有單密鑰和公用密鑰2種體制。單密鑰體制中最著(zhù)名的是DES加密算法，它是目前應用廣泛的分組對稱(chēng)加密算法，廣泛應用于衛星通信、網(wǎng)關(guān)服務(wù)器、視頻傳輸、數字電視接收等方面。文獻指出，盡管軟件實(shí)現的DES加密算法容易改變，但是其數據處理速率低；專(zhuān)用集成電路ASIC可提供高性能算法但靈活性差；而FPGA實(shí)現的加密算法具有對同一個(gè)FPGA使用不同算法的重新編程可增加其靈活性，使用同一個(gè)算法的不同版本和改變結構參數實(shí)現系統升級。因此利用FPGA實(shí)現DES加密算法是一種理想選擇并具有實(shí)際的應用價(jià)值。 為了克服傳統DES加密算法流水線(xiàn)的FPGA實(shí)現的子密鑰需先后串級計算，密鑰不能動(dòng)態(tài)刷新的缺點(diǎn)，提出一種新的加密算法，提高DES FPGA實(shí)現系統的處理速度，增加系統的密鑰動(dòng)態(tài)刷新功能，提高系統的可重用性。 2 DES加密算法原理 DES加密算法是將64位的明文輸入塊變?yōu)?4位的密文輸出塊，其密鑰是64位，其中8位是奇偶校驗位。整個(gè)算法的處理流程如圖1所示。 從整體結構來(lái)看，DES加密算法可分為3個(gè)階段： (1)對于給定的明文m，通過(guò)一個(gè)(固定的)初始置換IP重新排列m中的所有比特，從而構造比特串m0。把64位比特串m0拆分成左右2個(gè)部分，即m0=IP(m0)=L0R0，這里L(fēng)0由m0的后32位組成。 (2)計算16次迭代變換，所有16次迭代具有相同結構。第i次迭代運算是以前一次迭代的結果和由用戶(hù)密鑰擴展的子密鑰Ki作為輸入；每一次迭代運算只對數據的右半部分Ri-1進(jìn)行變換，并根據以下規則得到LiRi作為下一輪迭代的輸入 表示2個(gè)比特串的異或(按位模2加)。其中每一輪次運算的子密鑰Ki是將56位密鑰分成2個(gè)部分，每部分按循環(huán)移位次數表移位并按置換選擇表置換得到。輪函數f的處理過(guò)程：先將Ri-1進(jìn)行E置換，再與本輪的子密鑰相異或，最后將S盒字替換和P置換。圖2是DES算法的一輪處理框圖。 (3)對16次迭代變換的結果使用IP置換的逆置換IP-1，最后所得到的輸出即為加密后的密文。 3 DES加密算法的FPGA實(shí)現 3．1 系統總體設計 DES加密算法是以多輪的密鑰變換輪函數和密鑰+數據運算輪函數為特征，與之相對應的硬件實(shí)現．既可以通過(guò)輪函數的16份硬件拷貝，達到深度細化的流水線(xiàn)處理，實(shí)現性能優(yōu)化，即性能優(yōu)先方案；也可通過(guò)分時(shí)復用，重復調用一份輪函數的硬件拷貝，以時(shí)間換空間，從而得到硬件資源占用上的最小化，即資源優(yōu)先方案�？紤]到加密系統首先需滿(mǎn)足實(shí)時(shí)處理要求，因此選用速度性能優(yōu)先方案。 DES算法的迭代特征使其適用于采用循環(huán)全部打開(kāi)和流水線(xiàn)結構設計。由于提前生成子密鑰，并且用邏輯電路完成S盒設計，就可以解開(kāi)DES算法的16次循環(huán)迭代為16級流水線(xiàn)數據塊加密，實(shí)現16個(gè)數據塊同時(shí)加密。這樣，從第1個(gè)數據塊開(kāi)始加密，經(jīng)16輪次延時(shí)后，每一輪次延時(shí)都會(huì )有一個(gè)數據塊編碼完成輸出一個(gè)密文塊。這樣它的加密速度是循環(huán)式加密的16倍，而代價(jià)是面積增加16倍，但考慮到每個(gè)輪次都是組合邏輯運算，占用面積小，這樣的代價(jià)完全能夠接受。圖3是基于子密鑰預計算的DES算法流水線(xiàn)處理原理圖。 3．2 子密鑰的生成 DES算法每一輪次迭代都需要一個(gè)子密鑰，采用流水線(xiàn)實(shí)現DES算法，就需要提前生成子密鑰，隨流水線(xiàn)進(jìn)程發(fā)送給各個(gè)模塊。輸入密鑰分別經(jīng)置換選擇1、第n輪的循環(huán)左移和置換選擇2這3個(gè)步驟后得到第n輪的子密鑰。如果用VHDL按照每一輪次循環(huán)移位的位數一步步得到16輪次迭代的子密鑰，那么16輪次子密鑰的生成需要做56x28次移位運算，同時(shí)需要56個(gè)寄存器存放每一輪子密鑰的中間結果，這樣不僅語(yǔ)言描述復雜，占有較多的硬件資源，而且每輪次密鑰移位次數不同，需要的運算時(shí)間不同，會(huì )給算法的迭代運算帶來(lái)更大的等待延遲。因此，通過(guò)分析得到生成每一輪子密鑰時(shí)，相對輸入密鑰所需移位的數目，直接將各個(gè)子密鑰提前生成。這樣不僅降低了資源消耗，提高算法的執行速度，也消除了各個(gè)圈子密鑰之問(wèn)的相關(guān)性。 3．3 S盒的設計 S盒的設計是DES算法關(guān)鍵部分，S盒設計的優(yōu)劣將影響整個(gè)算法性能。在采用FPGA實(shí)現時(shí)，應從資源和速度的角度出發(fā)，有效利用FPGA可配置屬性，充分考慮器件內部結構，盡可能使兩者都達到最優(yōu)。S盒是一個(gè)4x16的二維數組，根據輸入的6位地址數據確定輸出，中間4位數據確定列，兩邊2位確定行，所產(chǎn)生的行列數據對應的地址空間中存放的就是輸出的4位數據。為了利用FPGA內部的4輸入查找表結構，可重新設計S盒的邏輯描述，即先固定2個(gè)變量，而使另外4個(gè)變量發(fā)生變化。實(shí)現時(shí)使用雙重case語(yǔ)句，外層使用2個(gè)變量，對應S盒輸入的第1、6位。內層使用4個(gè)變量，對應S盒輸入的第2、3、4、5位。形成一個(gè)6輸入、4輸出的查找表。這樣就可以充分利用FPGA的內部資源，提高綜合效率，加快算法執行速度。 3．4 子密鑰延遲控制 圖3中的子密鑰延遲控制單元可完成子密鑰的延遲控制，它由一系列寄存器構成。通過(guò)時(shí)鐘觸發(fā)數據塊依次向下傳輸給各級流水線(xiàn)，子密鑰依次存入下一級寄存器，在相應數據塊加密時(shí)從寄存器讀取，便實(shí)現16個(gè)不同數據塊同時(shí)加密。在新更換密鑰時(shí)，各個(gè)子密鑰分別存入寄存器(i，1)，隨時(shí)鐘觸發(fā)依次在流水線(xiàn)寄存器中流動(dòng)，以前在流水線(xiàn)上繼續使用的子密鑰也同時(shí)在流水線(xiàn)寄存器中隨數據塊流動(dòng)，通過(guò)合理使用寄存器，完成數據塊和子密鑰的同步，準確快速分發(fā)子密鑰，實(shí)現密鑰的動(dòng)態(tài)更換。 4 仿真結果 采用VHDL作為設計邏輯描述．以OuartusⅡ作為設計開(kāi)發(fā)工具，以Ahera公司Cyclone EPlCl2F324C6為目標器件，邏輯綜合結果表明系統共占用4 368個(gè)邏輯單元(LE)，系統的最高時(shí)鐘頻率為222．77 MHz，對信息的加密速度為222．77x64 Mb／s=14．26 Gb／s。由表1給出的DES算法有關(guān)硬件和軟件實(shí)現性能對比結果表明，該系統的數據加密速度是最快的，是軟件實(shí)現的112倍．同時(shí)其資源消耗指標也較理想。 假設需要加密的明文M=0123456789ABCDEF H，密鑰K=133457799BBCDFFl H，經(jīng)過(guò)初始置換，16輪迭代加密，逆初始置換，最終的加密密文應為：85E813540FOA8405H，其時(shí)序仿真結果如圖4所示，仿真結果表明，系統完全實(shí)現DES算法的流水加密功能。 5 結語(yǔ) 在分析DES算法原理的基礎上，詳細闡述了一個(gè)基于VHDL描述、FPGA實(shí)現的DES加密算法系統的設計和仿真結果。該系統與傳統軟件加密系統相比，設計靈活，處理速度快，密鑰可動(dòng)態(tài)刷新，抗解密強度高，穩定性好，重用性強，升級方便。 |
