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ILGOO系列低功耗FPGA產(chǎn)品 Actel公司的ILGOO系列器件是低功耗FPGA產(chǎn)品，是在便攜式產(chǎn)品設計中替代ASIC和CPLD的最佳方案。它在Flash*Freeze模式時(shí)的靜態(tài)功耗最低可達到2μW，電池壽命是采用主流PLD的產(chǎn)品的5倍以上。針對I/O需求數目更多的低功耗應用，Actel可以提供IGLOO PLUS系列，規模分別是3萬(wàn)、6萬(wàn)和12.5萬(wàn)門(mén)。和相同封裝的IGLOO器件相比，可以提供最多多出64%的I/O。其所有的器件都支持4個(gè)I/O Bank。在多電壓應用環(huán)境中比較有利，并且支持熱插拔和施密特觸發(fā)器。Actel在IGLOO系列產(chǎn)品的開(kāi)發(fā)過(guò)程中，對靜態(tài)功耗的主要物理來(lái)源——漏電流方面做了改進(jìn)。同時(shí)在生產(chǎn)過(guò)程中對產(chǎn)率、速度以及可靠性做了嚴密的監控。 采用IGLOO器件的低功耗優(yōu)勢從哪些方面獲得呢？首先來(lái)自IGLOO器件本身對漏電流源頭的控制，以及器件所提供的各種節省功耗的特性的實(shí)現和各種最少功耗數據存儲技術(shù)的實(shí)現。除此之外，設計中采用一些低功耗技巧，也可以降低靜態(tài)功耗。 IGLOO具有功耗友好的器件架構，能提供靜態(tài)、睡眠、Flash*Freeze功耗模式，允許采用動(dòng)態(tài)電壓和頻率調節技術(shù)來(lái)降低系統整體實(shí)際功耗。提供可選擇的1.2V和1.5V的I/O和核電壓，以方便用戶(hù)平衡設計的性能和功耗之間的關(guān)系。IGLOO的時(shí)鐘結構可以沒(méi)有副作用的對全局信號和局部信號進(jìn)行門(mén)控制。另外IGLOO的RAM模塊具有LP和F*F端口來(lái)控制RAM本身的靜態(tài)功耗。 系統溫度及功耗概況 工業(yè)、汽車(chē)電子、軍事, 甚至商業(yè)類(lèi)客戶(hù)都會(huì )對系統的溫度和運行模式的概況有規定。這些概況指引我們在設計時(shí)要注意哪些地方以及精力該如何分配。IGLOO器件的低功耗工藝和硅片設計由Actel來(lái)保證，用戶(hù)所要關(guān)注的是：關(guān)心器件的選型、掌握所使用的FPGA的架構、掌握PCB的板級布局（主要是電容及I/O的走線(xiàn)）。 對于同一系列的器件來(lái)說(shuō)，器件的die越小，器件的功耗也會(huì )越小。也就是說(shuō)，在選用器件的時(shí)候，應該盡量選擇規模小的器件。選定器件后，可以在設計過(guò)程中，通過(guò)一些技巧盡可能的少占用資源，比如通過(guò)時(shí)分復用的方式少占用I/O，共享加法、乘法等算法邏輯，共享RAM等，同時(shí)也有必要了解所選用的FPGA的架構。 用戶(hù)需要在功耗和速度之間做平衡，在對速度性能要求不高的時(shí)候，盡量使用低的核電壓和低電壓的I/O接口標準。根據設計工作的實(shí)際狀況，在某些時(shí)候將當前不工作的資源關(guān)掉，比如通過(guò)控制SRAM的LP或BLK引腳，使其在不工作的時(shí)候可以被關(guān)斷，或者是通過(guò)Flash Freeze端口進(jìn)入Fresh Frezee模式以降低靜態(tài)功耗。在PLL不需要工作的時(shí)候，通過(guò)Power Down引腳將其關(guān)掉，不過(guò)需要注意的是，需要考慮重新開(kāi)啟以后，PLL的鎖定時(shí)間對系統是不是有影響。關(guān)掉沒(méi)有輸入總線(xiàn)的I/O Bank。 注意，不要濫用上拉/下拉電阻。在活動(dòng)模式下，如果總線(xiàn)被反向模式驅動(dòng)（如上拉的被“0”驅動(dòng)，或下拉的被“1”驅動(dòng)），那么每個(gè)I/O上的電流會(huì )增加。要預防被驅動(dòng)的總線(xiàn)進(jìn)入3態(tài)狀態(tài)。除非FPGA的工作時(shí)間確實(shí)短，否則建議跟板子設計者溝通以確保對輸入進(jìn)行持續的驅動(dòng)。 要降低設計的動(dòng)態(tài)功耗，首先要了解影響動(dòng)態(tài)功耗的因素。動(dòng)態(tài)功耗通常和電壓、信號翻轉頻率、容性負載正相關(guān)，設計所占用的邏輯資源越多、時(shí)鐘頻率越高、I/O和RAM越多，動(dòng)態(tài)功耗就越大。同時(shí)也需要分析設計的動(dòng)態(tài)功耗概況。 確定要降低的動(dòng)態(tài)功耗的目標，如果要降低的動(dòng)態(tài)功耗的目標是目前整個(gè)系統動(dòng)態(tài)功耗的20%，那么選用Actel的IGLOO器件或許就可以實(shí)現所要達到的目標。如果目標是80%，那么除了選用IGLOO器件外，還需要從系統和架構上去考慮。 針對不同的系統功耗的概況，梳理動(dòng)態(tài)功耗的重點(diǎn)，見(jiàn)圖1。針對Case1中動(dòng)態(tài)功耗的示意圖，我們可以看出其功耗主要分布在邏輯、存儲和時(shí)鐘方面，這樣我們的精力就不能放在如何降低I/O的功耗上去，而針對Case3這種情況，如果要降低動(dòng)態(tài)功耗，就必須要解決I/O上的功耗問(wèn)題。 圖1 不同系統的動(dòng)態(tài)功耗在線(xiàn)座談精華 要減少RAM的功耗，除了對RAM的控制和時(shí)鐘信號進(jìn)行門(mén)控制以外，還需要知道RAM的讀和寫(xiě)分別對功耗的影響有多少。地址變化、讀寫(xiě)順序、RAM級聯(lián)方式對功耗的影響。 對RAM進(jìn)行讀操作涉及到：控制所存地址和控制鎖存、行的預譯碼電路、讀的列譯碼電路、行的最終譯碼電路、讀的列譯碼控制、傳感放大器、數據輸出選擇和鎖存電路、Sense enable logic、讀控制電路、Bit-line預充電電路等十個(gè)相關(guān)電路。而對RAM進(jìn)行寫(xiě)操作需要涉及到的電路有：地址和控制鎖存、行的預譯碼電路、寫(xiě)的列譯碼電路、行的最終解碼控制、寫(xiě)的列譯碼控制、寫(xiě)驅動(dòng)電路和Bit Line預充電電路。因此，相比較而言，讀操作會(huì )比寫(xiě)操作消耗更多的功耗。 RAM的讀寫(xiě)地址改變的方式，也會(huì )對功耗有不同的影響。連續操作地址之間的漢明距離越小，產(chǎn)生的功耗也越小。反之亦然。也就是說(shuō)當前操作的地址和上次操作的地址之間變化的位數越少，所產(chǎn)生的功耗也會(huì )越小。 讀寫(xiě)間隔操作和連續讀、連續寫(xiě)操作相比，要產(chǎn)生多一些的功耗。從圖2中分別對12塊RAM、16塊RAM和24塊RAM做的測試結果看，同樣的操作條件下，RAM塊數越多，連續操作地址之間的漢明距離越長(cháng)，功耗就越大。同樣的塊數和連續操作之間的漢明距離，寫(xiě)-讀三次會(huì )比三次寫(xiě)三次讀消耗的功耗要大。 圖2 寫(xiě)讀操作順序vs.讀序列后跟寫(xiě)序列操作 通過(guò)前面所述，我們可以通過(guò)調整RAM的訪(fǎng)問(wèn)順序降低RAM的功耗�？赡艿脑�(huà)，對RAM少進(jìn)行讀操作，盡可能一次多讀一些數據或者多寫(xiě)一些數據，少一些讀寫(xiě)操作之間的切換。如果在連續相同操作的地址之間，漢明距離能保持最小的話(huà)更好。也可以考慮在反向時(shí)鐘沿上對RAM進(jìn)行讀寫(xiě)操作，以降低RAM的峰值功耗。 不同的RAM級聯(lián)架構所產(chǎn)生的功耗也不同。如果想獲得一個(gè)4K×4的RAM，有許多不同的實(shí)現方式。從圖3中可以看出，根據這些不同的實(shí)現方式，對每塊RAM的讀寫(xiě)時(shí)鐘控制，進(jìn)行門(mén)控制所產(chǎn)生的功耗是最低的。 圖3 根時(shí)鐘vs.葉時(shí)鐘vs.門(mén)控允許 在降低時(shí)鐘樹(shù)的功耗方面，常用的方法有使用門(mén)控時(shí)鐘，對常用的流水線(xiàn)時(shí)鐘結構進(jìn)行修改，盡量使用FPGA內部的全局時(shí)鐘資源等。通過(guò)對常用的流水線(xiàn)時(shí)鐘結構在RTL級進(jìn)行修改，就像在圖4中所看到的，做正反時(shí)鐘沿間隔，這樣時(shí)鐘頻率可以減慢一半，可以節省該時(shí)鐘路徑一半的功耗。同樣可以通過(guò)人工對時(shí)鐘域進(jìn)行平面布局，來(lái)降低時(shí)鐘樹(shù)產(chǎn)生的功耗。這種方式對工程師的要求相對較高。Actel的設計師提供基于功耗驅動(dòng)的布局布線(xiàn)策略。選擇該策略，布局布線(xiàn)工具自動(dòng)會(huì )在滿(mǎn)足時(shí)序要求的情況下，盡可能的降低布局功耗。 圖4 對常用的流水線(xiàn)時(shí)鐘結構在RTL級做修改 要降低邏輯和走線(xiàn)的功耗，需要調整綜合選項、了解算法/功能塊的架構和功耗概況，通過(guò)減少信號的翻轉來(lái)降低功耗。不同的綜合選項和策略會(huì )對動(dòng)態(tài)功耗有影響，基本上需要注意的是全局時(shí)序的設定以及set_max_fanout選項，以及是選用面積優(yōu)先還是時(shí)序優(yōu)先的綜合策略。 通過(guò)對DesignWare和一些私有的加法器和不同頻率下的功耗的評估，DesignWare下面的BK加法器在功耗方面是最友好的。針對同樣5%到10%的速度降級，BK加法器和其他的私有加法器的核相比，可以減少10%到15%的面積和功耗。在選擇乘法器的時(shí)候，必須要考慮乘法器的面積、功耗和速度。 計數器在設計中有不同的用法，有的用于計算事件發(fā)生的順序或者用掉的時(shí)間，有的用于驅動(dòng)類(lèi)似于RAM的地址總線(xiàn)、數據總線(xiàn)、狀態(tài)機的下一跳狀態(tài)或者輸出邏輯，有的用于當輸出的值達到不同的解碼值時(shí)做不同的設定的處理。根據不同的用途可以考慮用二進(jìn)制順序計數、格雷碼計數、環(huán)形計數的實(shí)現方法。如果計數器只是用于產(chǎn)生一些標記，建議采用二進(jìn)制的實(shí)現方式；如果計數器用于驅動(dòng)一個(gè)大的負載總線(xiàn)，建議用格雷碼計數器；如果多個(gè)計數器的值需要被解碼，環(huán)形計數器是最佳選擇(譯碼邏輯是最小的）。 通過(guò)降低邏輯的翻轉率來(lái)降低動(dòng)態(tài)功耗 首先在設計中，需要盡量避免不必要的翻轉，可以通過(guò)下面幾個(gè)步驟來(lái)實(shí)現這一目標：首先分析哪些邏輯的翻轉是不必要的，隨后對不必要的邏輯翻轉的傳播進(jìn)行限制，展開(kāi)邏輯翻轉的時(shí)間。 減少邏輯可能產(chǎn)生的毛刺，先標識出翻轉率高的網(wǎng)絡(luò )以及它們的驅動(dòng)，然后對驅動(dòng)單元輸入的最壞時(shí)序情況做評估，隨后將毛刺的源往前調或往后調，然后對驅動(dòng)單元的輸入的最壞時(shí)序情況做評估，最后在驅動(dòng)的邏輯后面插入一級觸發(fā)器，根據先前的評估情況來(lái)決定用路徑上其他時(shí)序元件的相同時(shí)鐘沿或者相反的時(shí)鐘沿來(lái)驅動(dòng)觸發(fā)器。即使是在單周期路徑上面，如果有足夠的slack來(lái)增加一個(gè)與門(mén)以及相關(guān)走線(xiàn)，那么就可以用與門(mén)的另外一個(gè)輸入（毛刺源驅動(dòng)寄存器）的反相時(shí)鐘沿，從而減少毛刺。在某些情況下，可以通過(guò)伸展反轉時(shí)間來(lái)降低毛刺的峰值功耗。 建議設計者要了解最終系統的運行模式，以及每種模式下系統的功耗概況。如果系統處于睡眠模式或者關(guān)閉模式的時(shí)間較長(cháng)，需要觀(guān)察浪涌電流和編程電流的影響，并處理好靜態(tài)功耗。需要檢查設計的動(dòng)態(tài)功耗概況，找出功耗的主要瓶頸，根據概括表（圖5"圖8）找出最好的解決方法。 圖5 RAM 動(dòng)態(tài)功耗概括表 圖6 I/O功耗概括表 圖7 時(shí)鐘樹(shù)功耗概括表 圖8 邏輯功耗概括表 在對照概括表之前，只要時(shí)序允許，可以修改RTL代碼；保證修改以后的功能和時(shí)序有效性；也可以嘗試調整綜合選項以及使用基于功耗優(yōu)先的策略來(lái)進(jìn)行布局布線(xiàn)。 |
