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賽靈思公司（Xilinx）推出 ISE 12.3設計套件，這標志著(zhù)這個(gè)FPGA 行業(yè)領(lǐng)導者針對片上系統設計的互聯(lián)功能模塊， 開(kāi)始推出滿(mǎn)足AMBA 4 AXI4 規范的IP核，以及用于提高生產(chǎn)力的 PlanAhead 設計和分析控制臺，同時(shí)還推出了用于降低了Spartan-6 FPGA 設計動(dòng)態(tài)功耗的智能時(shí)鐘門(mén)控技術(shù)。 賽靈思全球市場(chǎng)營(yíng)銷(xiāo)高級副總裁 Vin Ratford 指出：“作為我們支持即插即用型 FPGA 設計互連戰略的一部分， 賽靈思第一個(gè)率先標準化AMBA 4規范。已經(jīng)在 AMBA AXI3 和 AXI4 接口 IP 上進(jìn)行巨大投資的 SoC 設計人員有充分的理由選用賽靈思可編程平臺，而非其它 FPGA 和 ASIC 解決方案。AXI4 互連固有的靈活性使其能滿(mǎn)足所有的性能和占位面積要求，同時(shí)也便于客戶(hù)集成來(lái)自其他領(lǐng)域和IP 提供商的 IP。此外，它還能使 ASIC 設計人員方便地將已有的設計和 IP 移植到賽靈思的FPGA 上來(lái)�！� 賽靈思AMBA 4 AXI4 規范的部署，意味著(zhù)客戶(hù)可以用統一的方法實(shí)現IP模塊互連，同時(shí)還能通過(guò)對IP 的利用和復用更全面地使用設計資源，并簡(jiǎn)化所有 IP提供商之間的集成，進(jìn)而支持即插即用的 FPGA 設計。就內核使用和集成工具而言，ISE 設計套件12.3 的推出， 增強了CORE Generator™ 工具，通過(guò)提供高度參數化的 IP以及賽靈思 Platform Studio 和 System Generator 工具，使設計人員能夠迅速配置系統架構、總線(xiàn)和外設，從而顯著(zhù)加速設計進(jìn)程。 ARM 處理器部門(mén)營(yíng)銷(xiāo)總監 Michael Dimelow 指出：“隨著(zhù)新設計方案復雜性的不斷提升和規模的不斷擴大，通信與互連成為衡量系統性能的關(guān)鍵。AMBA 標準的開(kāi)放性，，為系統設計人員進(jìn)行SoC 和FPGA設計 提供了豐富可用的IP選擇，從而加快了產(chǎn)品的上市進(jìn)程�！� Mercury Computer Systems 公司 Silicon IP 工程總監 Charlie Frazer 指出：“Mercury對于標準和行業(yè)杠桿作用的支持，使得我們選擇符合 AXI4 標準的要求。因為該標準擁有廣泛的生態(tài)系統支持、擁有產(chǎn)品盡快上市的優(yōu)勢，同時(shí)和賽靈思公司的產(chǎn)品發(fā)展藍圖相一致�！� 此外，賽靈思采用的 AMBA 協(xié)議也為設計人員提供了成熟的 ASIC 驗證方法和基于現有 AMBA協(xié)議的 IP，使設計人員能夠輕松轉型采用 FPGA 作為首選 SoC 平臺。 Cadence 系統及SoC實(shí)現產(chǎn)品管理部門(mén)總監Michal Siwiński指出，“Cadence長(cháng)期為SoC設計實(shí)現提供業(yè)界領(lǐng)先的 AMBA 驗證解決方案，對于那些依賴(lài)于Cadence先進(jìn)的IP驗證以及企業(yè)級驗證技術(shù)的SoC設計人員來(lái)說(shuō)，我們和賽靈思合作對 AMBA 4 AXI4 規范提供的共同支持是一個(gè)好消息，他們可以通過(guò)FPGA進(jìn)行原型設計或量產(chǎn)。我們與賽靈思的合作，意味著(zhù)，設計人員在系統建模時(shí)能夠使用任何工具套件獲得總線(xiàn)功能模型，更容易驗證他們的設計�！� 擴展了 PlanAhead RTL的設計、開(kāi)發(fā)及分析控制臺 ISE 設計套件軟件的 PlanAhead 設計工具現提供無(wú)縫“按鈕操作”流程以及高級虛擬化和分析流程。此外，PlanAhead 工具的控制臺還提供項目管理、綜合、CORE Generator 集成、布局規劃、布局布線(xiàn)、ChipScope Pro 工具集成以及比特流生成等。包括 AXI4協(xié)議 IP 核在內的整個(gè)賽靈思 IP 控制臺中直接訪(fǎng)問(wèn)搜索。 Spartan-6 FPGA 智能時(shí)鐘門(mén)控技術(shù)支持 2010 年 5 月首發(fā)的 ISE 12設計套件推出了FPGA 業(yè)界首款專(zhuān)門(mén)為降低時(shí)序翻轉次數而開(kāi)發(fā)的具有全自動(dòng)分析和高精度（邏輯片）優(yōu)化功能的智能時(shí)鐘門(mén)控技術(shù)，而這也正是數字設計中降低動(dòng)態(tài)功耗的關(guān)鍵因素。該技術(shù)可以使用一系列獨特的算法檢測每個(gè) FPGA 邏輯片中哪些順序組件在進(jìn)行時(shí)序翻轉時(shí)不會(huì )改變下游邏輯和互連，從而降低30% 的動(dòng)態(tài)功耗。該軟件生成的時(shí)鐘使能邏輯可自動(dòng)關(guān)閉邏輯片級不必要的翻轉，從而積累所節約的電量，同時(shí)又不必關(guān)閉整個(gè)時(shí)鐘網(wǎng)絡(luò )。在 ISE 12.3設計套件版本中，智能時(shí)鐘門(mén)控技術(shù)支持低成本 Spartan-6 FPGA 和高性能 Virtex®-6 FPGA 系列。 關(guān)于 AMBA 4 AXI4 協(xié)議 AXI4 協(xié)議由 AMBA 接口規范進(jìn)行定義，該規范 15 年前由 ARM 推出，是片上通信實(shí)際的業(yè)界標準。2010 年 3 月推出的 AMBA 4 規范專(zhuān)為滿(mǎn)足業(yè)界需求而精心設計，并得到業(yè)界領(lǐng)先的 35 家 OEM 廠(chǎng)商、EDA 以及包括賽靈思在內的半導體廠(chǎng)商的大力支持。AMBA 4規范定義了 AXI 互連協(xié)議擴展系列，其中包括 AXI4、AXI4-Lite 以及 AXI4-Stream 等。AXI4 協(xié)議定義了專(zhuān)為解決系統片上性能難題而精心開(kāi)發(fā)的點(diǎn)到點(diǎn) (P2P) 接口。其支持多個(gè)時(shí)鐘域以及數據的放大與縮小。AXI4 規范還包括地址流水線(xiàn)、亂序完成以及多線(xiàn)程事務(wù)處理等特性。所有特性相結合后，比基于其它總線(xiàn)架構的系統性能更高。賽靈思的嵌入式平臺目標參考設計轉化為 AXI4 標準后，帶寬比前代目標參考設計提高兩倍，客戶(hù)的利益也因此得到了體現。賽靈思連接功能與 DSP 平臺目標參考設計轉化為 AXI4 標準后，可在實(shí)現最大數據吞吐量的同時(shí)，略微提升資源利用率。 供貨與價(jià)格情況 ISE 12.3設計套件現已開(kāi)始供貨，并提供所有 ISE 版本，邏輯版本起價(jià)為 2995 美元�？蛻�(hù)可從賽靈思網(wǎng)站免費下載全功能30 天評估版本立即啟動(dòng)設計或者欲了解有關(guān) ISE 12設計套件中低功耗、低成本的設計方法及生產(chǎn)率力新的更多詳情，敬請訪(fǎng)問(wèn)：http://www.xilinx.com/cn/tools/designtools.htm。 包括 AXI4、AXI4-Lite 以及 AXI4-Stream 在內的 AMBA 4 第一階段的規范現可通過(guò)以下網(wǎng)站下載：http://www.amba.com。 |
| 越來(lái)越搞的版本，真的可以提高嗎 |
| 謝謝分享 |
| 牛逼！等待！ |
| 學(xué)習了，多謝 |
