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作者：張業(yè)強，唐芳福，張志國，韓俊，趙厲 珠海歐比特控制工程股份有限公司，珠海 519080 摘要： 高速緩存作為中央處理器 (CPU) 與主存之間的小規�？焖俅鎯ζ�，解決了兩者數據處理速度的平衡和匹配問(wèn)題，有助于提高系統整體性能。多處理器 (SMP) 支持共享和私有數據的緩存，Cache 一致性協(xié)議用于維護由于多個(gè)處理器共享數據引發(fā)的多處理器數據一致性問(wèn)題。論述了一個(gè)適用于64位多核處理器的共享緩存設計，包括如何實(shí)現多處理器緩存一致性及其全定制后端實(shí)現。 0. 引言 本文介紹了一種共享高速存儲器模塊的設計。該高速存儲器能夠實(shí)現多核處理器間的數據交換，同時(shí)占用較小的電路面積。相比傳統的多核處理器數據交換方式，本設計可以更好地提升系統性能。是一種有市場(chǎng)競爭力的電路設計結構； 1. 共享緩存結構設計 1．1 總體考慮 在多核 CPU中共享高速緩存主要負責緩存多個(gè)處理器核的數據，處理訪(fǎng)問(wèn)這些數據的缺失請求并向 DRAM 控制器發(fā)送請求以獲得 DRAM 返回的數據。共享高速緩存通過(guò)交叉開(kāi)關(guān)總線(xiàn)與各個(gè)處理器核互連，通過(guò)交叉開(kāi)關(guān)總線(xiàn)轉發(fā)通信數據包進(jìn)行數據通信。共享高速緩存分為四個(gè)緩存組，每個(gè)緩存組采用組相聯(lián)地址映射。每個(gè)處理核心都可以發(fā)送數據包到任意一個(gè)緩存組，同數據包也可以反方向發(fā)送從任意一個(gè)緩存組到任意一個(gè)處理核心。 共享緩存采用四路組相聯(lián)映射，將緩存分1024 組。緩存塊的物理地址分為3部分，包括標簽塊、索引塊以及塊內偏移。索引部分用于確定緩存塊所在的組。通過(guò)比較物理地址的標簽塊和所選中組內的四路標簽，可以確定訪(fǎng)問(wèn)的命中或者缺失。在命中時(shí)，比較的結果作為路選擇向量發(fā)往數據陣列。緩存通過(guò)路選擇向量和組選擇向量確定 1．2 緩存一致性 對稱(chēng)式共享存儲器多處理器系統中多處理器2高速緩存子系統共享同一個(gè)物理存儲器，通過(guò)總線(xiàn)連接，對于所有的處理器訪(fǎng)問(wèn)存儲器的時(shí)間一致，即均勻存儲訪(fǎng)問(wèn) (UMA)。對稱(chēng)式共享存儲器系統支持共享和私有數據的緩存。私有數據被單個(gè)處理器使用，而共享數據則被多個(gè)處理器使用，通過(guò)讀寫(xiě)共享數據完成處理器之間的通信。共享數據在多個(gè)緩存中形成副本，減少了訪(fǎng)問(wèn)時(shí)延、降低了對存儲器帶寬的要求并減少多個(gè)處理器讀取共享數據時(shí)的競爭現象。然而，共享數據帶來(lái)了緩存一致性問(wèn)題，實(shí)現緩存一致性關(guān)鍵在于跟蹤所有共享數據塊的狀態(tài)。目前為了實(shí)現緩存一致性而廣泛采用的有目錄式以及監聽(tīng)式這兩種協(xié)議。該設計采用目錄式緩存一致性協(xié)議 ,把物理存儲器的共享狀態(tài)放在目錄表中，根據目錄跟蹤哪一個(gè)以及緩存擁有二級緩存塊的副本。一級緩存是寫(xiě)直達的，只有無(wú)效信息被要求，共享緩存是寫(xiě)回的，數據總可以從共享緩存中重新得到。為減少目錄的開(kāi)銷(xiāo)，將目錄放在緩存中而不是存儲器中。 當一個(gè)塊還未被緩存有 2 種可能的目錄請求： 1) 讀缺失：共享緩存向發(fā)出請求的處理器送回所要求的數據，發(fā)送請求的節點(diǎn)成為唯一的共享節點(diǎn)。塊的狀態(tài)設為共享。 2) 寫(xiě)缺失：向發(fā)出請求的處理器送回數據并使它成為共享節點(diǎn)。數據塊設為獨占狀態(tài)，指明這是唯一有效的緩存副本。共享者集合中指明所有者。當數據塊處于共享狀態(tài)時(shí)，共享緩存中的值是最新的，有 2 種可能的目錄請求： 1) 讀缺失：共享緩存向發(fā)送請求的處理器送回所要求的數據，并將發(fā)送請求的處理器放到共享集中。 2) 寫(xiě)缺失：向發(fā)送請求的處理器送回數據，無(wú)效共享集合中的處理器緩存塊，保存發(fā)送請求的處理器標識，將數據塊設置成獨占狀態(tài)。 當數據塊處于獨占狀態(tài)時(shí)，塊的當前值保存在共享者集所指明的處理器的緩存中，有 3 種可能的目錄請求： 1) 讀缺失：向所有者處理器發(fā)送數據消息，將緩存塊狀態(tài)設為共享。由所有者向目錄發(fā)送數據，將數據寫(xiě)入共享緩存并發(fā)送回發(fā)出請求的處理器。再將發(fā)出請求的處理器添加到共享者集合中，這時(shí)集合中仍然會(huì )有其他所有者處理器。 2) 數據寫(xiě)回：執行寫(xiě)回操作，更新存儲器副本 ，共享者集合為空。 3) 寫(xiě)缺失：數據塊有了新的所有者。向舊的所有者發(fā)送消息，使緩存將該數據塊設置為無(wú)效，并把值發(fā)送到目錄中，再通過(guò)目錄把數值發(fā)送到發(fā)出請求的處理器上。發(fā)出請求的處理器成為新的所有者。共享者集合只保留新所有者的標識，而塊仍然處于獨占狀態(tài)。 2. 高速共享緩存模塊 用戶(hù)RAM大小為2MB，掛接在雙核之間的AHB總線(xiàn)上，兩個(gè)內核訪(fǎng)問(wèn)區域可以任意配置。其內部是一塊 SRAM 和AHB總線(xiàn)從接口電路，如圖2-1所示。讀訪(fǎng)問(wèn)有一個(gè)周期的延遲，寫(xiě)訪(fǎng)問(wèn)無(wú)延遲。讀寫(xiě)訪(fǎng)問(wèn)時(shí)序見(jiàn)圖2-2、圖2-3。讀寫(xiě)都支持字節（byte）訪(fǎng)問(wèn)、半字（half-word）訪(fǎng)問(wèn)或字（word）訪(fǎng)問(wèn)。 用戶(hù)RAM所在的地址空間范圍為0xA0000000 ~ 0xA01FFFFF。 
圖 2 1 用戶(hù)RAM結構示意圖 假設CPU0寫(xiě)數據到用戶(hù)RAM，接著(zhù)CPU1從用戶(hù)RAM讀數據。這種情況下，CPU0首先寫(xiě)數據，然后將標志變量置1，表示用戶(hù)RAM內的數據已更新。標志變量地址位于用戶(hù)RAM地址范圍內。接著(zhù)CPU1讀標志變量，若變量為1，則從用戶(hù)RAM內對應地址讀取CPU0寫(xiě)入的數據，并將標志變量置0；若標志變量為0，則表示用戶(hù)RAM內數據已被CPU1讀取過(guò)。 使用以上方法可實(shí)現核間數據交互。由于同一時(shí)刻AHB總線(xiàn)上只能有一個(gè)設備利用總線(xiàn)進(jìn)行讀寫(xiě)，所以可以保證讀寫(xiě)操作的原子性，即標志變量不可能被CPU0和CPU1同時(shí)訪(fǎng)問(wèn)。從而保證了標志變量的有效性。
圖 2 2 用戶(hù)RAM讀時(shí)序
圖 2 3 用戶(hù)RAM寫(xiě)時(shí)序 參考文獻 [1 ]John L . Hennessy , David A. Patterson , Computer Architecture : A Quantitative Approach , Fourth Edition [ M ]. Ap professional ,1990 [2 ] Sun Microsystems Inc. OpenSPARC T1 Microarchitecture Specification[ R]. 2006 [3 ]David A. Patterson , John L . Hennessy , Computer organization and design[ M ]. Morgan Kaufmann ,2004 [4 ] Michael D. Ciletti , Advanced digital design with the Verilog HDL [ M ]. Pearson ,2005 [5 ]周立. 計算機系統結構 [ M ]. 北京 :清華大學(xué)出版 社 ,2006 |
