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傳統的加密工作是通過(guò)在主機上運行加密軟件實(shí)現的。這種方法除占用主機資源外，運算速度較慢，安全性也較差。而硬件加密是通過(guò)專(zhuān)用加密芯片、FPGA芯片或獨立的處理芯片等實(shí)現密碼運算。相對于軟件加密，硬件加密具有加密速度快、占用計算機資源少、安全性高等優(yōu)點(diǎn)。 設計思路 本設計首先用硬件描述語(yǔ)言（VHDL）進(jìn)行DES（數據加密標準）、3DES（三重DES）算法編碼和系統設計，然后采用FPGA來(lái)具體實(shí)現。采用FPGA設計靈活，可對芯片內部單元進(jìn)行配置，可以縮短設計周期和開(kāi)發(fā)時(shí)間，同時(shí)經(jīng)過(guò)優(yōu)化可以達到較高的性能。另外有多種EDA開(kāi)發(fā)軟件支持FPGA的設計，在本設計中采用了EDA綜合工具Synplify和Altera公司的Quartus II 7.2開(kāi)發(fā)軟件。 系統的硬件結構 整個(gè)系統由FPGA、DSP、時(shí)鐘電路、電源電路等部分組成，如圖1所示。FPGA是系統的核心器件。DSP作為控制單元，控制數據的傳輸。系統的工作過(guò)程是這樣的：在DSP的控制下，主機中待加密的明文數據通過(guò)PCI總線(xiàn)傳送到FPGA的RAM區，然后啟動(dòng)控制模塊的狀態(tài)機，把明文送入DES模塊或3DES模塊進(jìn)行相應的加密運算。運算的結果（密文）再返回到主機中。FPGA自帶的JTAG接口用來(lái)連接下載電纜到主機的并口，便于用邏輯分析議對系統調試。EPCS4是FPGA的配置芯片，用來(lái)存儲程序。由于系統掉電后FPGA內的程序將丟失，所以每次上電后FPGA首先從EPCS4里讀取相應的配置信息。 圖1 系統結構框圖 考慮到本設計中FPGA的RAM容量不能太小，以便存儲較多的數據；另外用戶(hù)I/O引腳數量應有一定的富裕。最終選擇了Altera公司Cyclone III系列的EP3C25F256C8。其I/O引腳數是156個(gè)，RAM總量為608Kb。 3DES模塊的設計 采用VHDL編程實(shí)現DES算法后，通過(guò)Synplify生成一個(gè)基本的模塊——DES核（如圖2所示）。 圖2 DES核 DES核的引腳功能如下。
用DES核構成的3DES模塊，將其移植到Quartus II 7.2里，通過(guò)編程實(shí)現對此模塊的控制，設計中用到了狀態(tài)機。狀態(tài)機是組合邏輯和寄存器邏輯的特殊組合，尤其適合于數字系統的控制設計，系統的狀態(tài)在一定的條件下相互轉移。狀態(tài)機的轉移圖如圖3所示，下面以加密過(guò)程為例，說(shuō)明具體的實(shí)現過(guò)程。 圖3 控制模塊的狀態(tài)機 系統復位后FPGA進(jìn)入空閑狀態(tài)（3DES_IDLE），當算法選擇信號chooes=’1’時(shí)選擇3DES算法；開(kāi)始信號start=’1’時(shí)，狀態(tài)機進(jìn)入寫(xiě)密鑰狀態(tài)（3DES_KEY）；在寫(xiě)密鑰狀態(tài)FPGA將內部RAM區存儲的112位密鑰寫(xiě)入3DES模塊，寫(xiě)完后判斷busy信號，當busy=’0’時(shí)進(jìn)入寫(xiě)數據狀態(tài)（3DES_DATA）；在此狀態(tài)，RAM中的一個(gè)待加密的明文分組64bit傳入到3DES模塊里，之后3DES模塊將此數據進(jìn)行加密，完成后dout_valid信號變?yōu)楦唠娖�。狀態(tài)機檢測到此信號變高后進(jìn)入下一狀態(tài)（3DES_RDDATA），將加密后的密文寫(xiě)回到RAM區，之后判斷是否處理完了所有的明文分組，如果未處理完，當busy=’0’時(shí)重復3DES_DATA狀態(tài)，加密下一個(gè)明文分組，直到處理完所有的明文數據，狀態(tài)機才進(jìn)入3DES_DONE狀態(tài)，從而完成了整個(gè)加密過(guò)程。解密的過(guò)程同加密過(guò)程一樣，通過(guò)邏輯加以區分。 DES模塊的設計 DES模塊采用4個(gè)DES核并行處理數據的流水線(xiàn)設計方法。其狀態(tài)機同3DES類(lèi)似，所不同的是在寫(xiě)密鑰狀態(tài)向DES模塊寫(xiě)入56位密鑰，在寫(xiě)數據狀態(tài)向DES模塊寫(xiě)入256位數據，每個(gè)DES核處理64位數據，其中第一個(gè)DES核處理數據的0～63bit，第二個(gè)DES核處理64～127bit，依次類(lèi)推。操作完成后DES模塊將256位的密文或明文再傳入到RAM里。采用流水線(xiàn)設計可以使4個(gè)DES核并行工作，大大提高了加解密速度。 方案的驗證及性能 調試的過(guò)程中用到SignalTap，SignalTap宏功能是一種嵌入式邏輯分析器，能夠在器件的特定觸發(fā)點(diǎn)捕獲數據并保存到FPGA的嵌入式系統塊中。這些數據被送到JTAG接口，通過(guò)ByteBlaster II 下載電纜上傳到Quartus II波形編輯器中進(jìn)行顯示。圖4為在調試過(guò)程中用SignalTap捕捉到的3DES運算的時(shí)序，平均18個(gè)時(shí)鐘周期處理完一個(gè)數據分組（64bit）。圖5為DES運算的時(shí)序，平均36個(gè)時(shí)鐘周期處理完一個(gè)數據分組（256bit）。 最終調試DES、3DES算法加解密成功后，將Quartus II 7.2編譯生成的編程文件通過(guò)下載電纜ByteBlaster II下載到我們的試驗板卡上。在Windows XP的系統下，用VC的環(huán)境編寫(xiě)出了測試程序和驅動(dòng)程序，最終測得DES加解密的速度是：230Mb/s；3DES加解密的速度是：120Mb/s。 圖4 3DES時(shí)序波形圖 圖5 DES時(shí)序波形圖 注意事項 用SignalTap進(jìn)行調試的過(guò)程中，要使采樣頻率大于被測信號的最高頻率，否則無(wú)法正確反映被測信號的波形變化。由于系統的輸入最高頻率為50MHz，為了調試正確，利用了FPGA的鎖相環(huán)對輸入時(shí)鐘進(jìn)行倍頻，從而用100MHz的信號作為采樣頻率。另外需要設置合適的觸發(fā)點(diǎn)及采樣深度。 系統優(yōu)缺點(diǎn)分析及改進(jìn)方法 優(yōu)點(diǎn)：設計過(guò)程中采用了狀態(tài)機和流水線(xiàn)技術(shù)，提高了數據的加解密速度；另外采用FPGA使得設計比較靈活，各模塊均用了硬件描述語(yǔ)言編碼實(shí)現。 不足之處：DES曾被人利用網(wǎng)絡(luò )計算采用窮舉攻擊的方法破解過(guò)，目前也已經(jīng)設計出采用窮舉攻擊在4小時(shí)內破解DES的機器。DES本身雖已不再安全，但在數據對安全性要求不高的場(chǎng)合仍然廣泛使用著(zhù)，其改進(jìn)算法3DES的安全性還是相當強的。 系統改進(jìn)方法：在要求安全性高的場(chǎng)合，可以采用安全性更高的算法（如AES等）來(lái)替換DES。 |
