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隨著(zhù)集成電路技術(shù)的發(fā)展，用傳統的方法進(jìn)行芯片或系統設計已不能滿(mǎn)足要求，迫切需要提高設計效率，因此能大大降低設計難度的VHDL設計方法被越來(lái)越廣泛地采用。用VHDL語(yǔ)言設計系統的主要方法是：設計者根據VHDL的語(yǔ)法規則，對系統目標的邏輯行為進(jìn)行描述，然后通過(guò)綜合工具進(jìn)行電路結構的綜合、編譯、優(yōu)化，通過(guò)仿真工具進(jìn)行邏輯功能仿真和系統時(shí)延的仿真，最后把設計的程序下載到芯片中，成功地實(shí)現系統功能。 在VHDL設計中，最常用的數據對象主要有三種：信號(signal)、變量(variable)和常數(constant)。信號是電子電路內部硬件連接的抽象。它除了沒(méi)有數據流動(dòng)方向說(shuō)明以外，其他性質(zhì)幾乎和“端口”一樣；信號是一個(gè)全局量，它可以用來(lái)進(jìn)行進(jìn)程之間的通信。變量只能在進(jìn)程語(yǔ)句、函數語(yǔ)句和過(guò)程語(yǔ)句結構中使用，是一個(gè)局部量。 在VHDL語(yǔ)言中，對信號賦值是按仿真時(shí)間進(jìn)行的，到了規定的仿真時(shí)間才進(jìn)行賦值，而變量的賦值是立即發(fā)生的。下面的例子是從賦初值的角度說(shuō)明信號與變量的這種區別的。 例如用VHDL語(yǔ)言實(shí)現初值為A的十六進(jìn)制的16個(gè)數的循環(huán)顯示。 對于如此的設計要求，如果用變量實(shí)現，則VHDL程序如下。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sevenauto is port(clk:in std_logic; y:out std_logic_vector(6 downto 0)); end sevenauto; architecture behave of sevenauto is begin process(clk) variable count:std_logic_vector(3 downto 0); variable init:std_logic; begin if (clk''event) and (clk=''1'') then if (init = ''0'') then count:= "1001"; init:=''1' end if; count:=count+1; case count is when "0000"=＞y＜="1111110"; when "0001"=＞y＜="0110000"; when X"2"=＞y＜="1101101"; when X"3"=＞y＜="1111001"; when X"4"=＞y＜="0110011"; when X"5"=＞y＜="1011011"; when X"6"=＞y＜="1011111"; when X"7"=＞y＜="1110000"; when X"8"=＞y＜="1111111"; when X"9"=＞y＜="1111011"; when X"A"=＞y＜="1110111"; when X"B"=＞y＜="0011111"; when X"C"=＞y＜="1001110"; when "1101"=＞y＜="0111101"; when "1110"=＞y＜="1001111"; when "1111"=＞y＜="1000111"; when thers=＞y＜="XXXXXXX"; end case; end if; end process; end behave; 在程序中，定義了變量count，希望初始值為“1010”。通過(guò)實(shí)驗發(fā)現，在定義變量或信號時(shí)直接賦予初始值不能生效(如variable count:std_logic_vector(3 downto 0) :=“1010”)，它的初始值仍然是系統默認值(如count為“0000”)。正是利用這一點(diǎn)，通過(guò)init(初始值為''0'')來(lái)給count賦初值 A即“1010”，具體方法見(jiàn)程序中斜體部分。這樣，在第一個(gè)脈沖來(lái)時(shí)執行斜體部分if語(yǔ)句，而第二個(gè)脈沖來(lái)時(shí)由于init不為''0''而是 ''1''，因此不執行該部分語(yǔ)句，從而實(shí)現為count賦初值的功能，這樣程序從A開(kāi)始進(jìn)行數字的循環(huán)顯示。 如果把count類(lèi)型改為signal，則結果將大不一樣。 signal cou nt: std_logic_vector(3 downto 0); process(clk) variable init :std_logic; begin if (clk''event) and (clk=''1'') then if (init = ''0'') then count＜= "1001"; --(1) init := ''1' end if; count＜=count+1; --(2) 由于信號的賦值不是立即發(fā)生的，在語(yǔ)句(1)后面還存在對信號count的賦值操作(2)，因此，語(yǔ)句(1)在此不起作用，count的最后值是語(yǔ)句 (2)的值。因此如果將count設為signal的話(huà)，程序實(shí)現的是從0開(kāi)始的16個(gè)十六進(jìn)制數的循環(huán)。在這里，對信號賦初值的語(yǔ)句是不可行的。 仿真結果 將設計好的VHDL程序在Altera公司提供的軟件maxplusⅡ10.1環(huán)境下進(jìn)行編譯仿真，得到的仿真結果如圖1、圖2所示，其中圖1是 count為變量的結果，圖2是count為信號的結果，其中輸出y[6...0]分別與七段數碼管的abcdefg七段相連。 從圖1可以看出，在第一個(gè)時(shí)鐘脈沖上升沿，結果是“1110111”，數碼管顯示即為A，然后依次為b,C,d, E,F,0,1...9,A...循環(huán)下去，此處用小寫(xiě)的b和d，主要是與數字8進(jìn)行區別。 從圖中可以看出，在第一個(gè)時(shí)鐘脈沖上升沿，結果是“1111110”，數碼管顯示即為0，然后依次示1...9,A, b,C,d,E,F,0,...循環(huán)下去。 |
