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1 引言 隨著(zhù)數字技術(shù)的突飛猛進(jìn)，越來(lái)越多的電路系統將A／D轉換器作為一個(gè)子模塊集成到系統內部。例如在便攜式數據傳輸、數字視頻和圖像處理等應用系統中，8~12 bit分辨率的嵌入式A／D轉換器就是這些系統中一個(gè)非常重要的組成部分，采樣保持電路(SH)是數據采集系統。而A／D轉換器是最重要的組成部分之一，其性能直接決定著(zhù)整個(gè)A／D轉換器的性能。隨著(zhù)無(wú)線(xiàn)通信的迅速發(fā)展，要求數據的傳輸越來(lái)越快，復雜度不斷提高的調制系統和電路使A／D轉換器的采樣頻率逐漸接近射頻的數量級。在這樣高速的要求下，SH的作用就顯得更加的重要，因為它可以消除A／D轉換器前端采樣級的大部分動(dòng)態(tài)錯誤。 本文介紹了一種基于SiGe BiCMOS、開(kāi)環(huán)全差分結構的SH。采樣速率可以達到800 Msps，采樣精度可以達到8 bit，能夠適應無(wú)線(xiàn)通信領(lǐng)域的要求。 2 電路設計 2．1 電路總體結構 SiGe BiCMOS工藝具有高速、低功耗、低成本、高集成度的優(yōu)勢，能夠很好地滿(mǎn)足本設計對SH設計指標的要求，故設計工藝選定為SiGeBiCMOS。 采樣速率和精度要求的不同，決定了采樣電路拓撲結構。盡管閉環(huán)結構的SH可以取得很高的精度，但是這種拓撲結構的SH頻率響應較差。開(kāi)環(huán)結構的SH常用在高頻，為了達到較高的采樣速率，應選擇開(kāi)環(huán)結構。開(kāi)環(huán)結構的SH通常由一個(gè)輸入緩沖器(IB)，一個(gè)帶有采樣電容的開(kāi)關(guān)和輸出緩沖器(OB)組成。 考慮SH的采樣精度為8 bit，采樣速率為800Msps性能指標的要求，差分結構能保證很好的噪聲性能，最終選擇了如圖1所示的全差分開(kāi)環(huán)結構，其中包括輸入緩沖器、采樣開(kāi)關(guān)、采樣電容和輸出緩沖器。采樣開(kāi)關(guān)采用開(kāi)關(guān)射極跟隨器(SEF)結構，輸入緩沖器提供反向隔離減少輸入端的開(kāi)關(guān)噪聲，輸出緩沖器用來(lái)驅動(dòng)ADC。由于電路是全差分結構，電路完全對稱(chēng)，為了更清楚地說(shuō)明問(wèn)題，圖2僅給出了單端電路，即整體電路的一半。將兩幅圖2對稱(chēng)地接成全差分結構即是本設計的最終電路。 2．2 電路分析 2．2．1 輸入緩沖器 輸入緩沖器的主要目的是將信號源與采樣部分分離，該電路的輸入電容一般都比較大。輸入緩沖器不能引入失真，且必須有一定的速度。理想的輸入緩沖器應當具有大帶寬、低噪聲、高線(xiàn)性度和單位增益等特點(diǎn)。圖2中的Q3、Q4、Q5的結構在采樣時(shí)鐘的控制下能夠實(shí)現很好的隔離效果；Q1實(shí)現電壓提升的作用。 2．2．2 SEF采樣開(kāi)關(guān) 本設計中使用的開(kāi)關(guān)是開(kāi)關(guān)射極跟隨器，SEF既可以在高速度下運行，又可以保持很好的線(xiàn)性度。 在圖2中，Q6、Q7、QS、I5是開(kāi)關(guān)的主要部分。采樣模式時(shí)，S相對于H是高電位，開(kāi)關(guān)導通，I5流過(guò)QS和Q7。保持模式時(shí)，H相對于S是高電位，開(kāi)關(guān)關(guān)斷，I5經(jīng)過(guò)Q6，此時(shí)QS的基極電位被拉得很低，所以關(guān)斷。 諧波直接關(guān)系到電路的采樣精度。整個(gè)電路是全差分結構，所以只考慮奇次諧波，其中三次諧波是最大的諧波，直接決定SFDR(無(wú)雜波動(dòng)態(tài)范圍)，從而決定采樣精度，采樣精度的近似計算公式如式(1)。ENOB表示有效位 開(kāi)關(guān)部分對電路的三次諧波影響最大，三次諧波的計算公式為 式中：VT是熱電壓；I5是圖2中開(kāi)關(guān)的電流；A是輸入信號的幅度；ic=2πAfinC5，fin是輸入信號的頻率。 從式(2)中可以看出，要減小三次諧波就要選擇較大的I5、較小的A、fin和CS。但是選擇較大的I5會(huì )增加功耗，引入更大的噪聲；較小的A、fin會(huì )減小輸入信號的可用范圍，限制采樣頻率(特別是在每周期相干采樣2個(gè)點(diǎn)的最嚴酷情況下)；較小的Cs會(huì )增加噪聲(kT/C)。所以要獲得良好的電路性能就要折中考慮這些因素，同時(shí)還要考慮本文隨后介紹的其他影響。本設計中VT=26 mV，A=1 V，fin=387．5 MHz，Cs=450fF，I5=1．46 mA，得HD3≈-54．6 dB，可見(jiàn)理論值與一52．8 dB的實(shí)際值比較接近，電路性能可以滿(mǎn)足要求。 圖2中PM2、Qclp是一種電壓穩定結構，將在后面介紹。Rs是為了改善輸出電壓的振鈴減小建立時(shí)間而加入的一個(gè)小電阻。 2．2．3 輸出緩沖器 在圖2中，以QOUT形成的射極跟隨器是輸出緩沖器的主體部分，用Q8、Q9、Q10組成單位增益放大器。因為目前的器件都會(huì )有漏電流，所以在輸出緩沖器前有漏電流的存在，在保持模式時(shí)存儲在采樣電容CS上的信號電壓不恒定。假設保持模式的持續時(shí)間為T(mén)、保持模式開(kāi)始時(shí)CS上的電壓為VCs(0)、保持模式結束時(shí)Cs上的電壓為VCs(T)，則有 式中：ileak為漏電流；Rp為輸出緩沖器的輸入阻抗。 漏電流的存在會(huì )產(chǎn)生偏移誤差和增益誤差，如果漏電流是輸入的非線(xiàn)性函數，將產(chǎn)生失真。但是因為使用了射極跟隨器，所以Rp=rb+βrce，式中β是Vce的非線(xiàn)性函數，所以由下垂率導致的誤差表現為輸入電壓的非線(xiàn)性函數，也就是說(shuō)產(chǎn)生了諧波。為了抑制這種諧波，用Q8、Q9、Q10組成單位增益放大器以增大輸入電阻Rp，減小漏電流。 2．2．4 保持模式饋通(HMF)的改善 在保持模式下，由于信號通路上晶體管存互寄生電容(圖2中Cbe，Qs)，輸入信號與保持在采樣電容上的信號之間并非百分之百的隔離，導致被保持在采樣電容Cs上的信號受到輸入信號影響，而存在失真。在保持模式下，由于電容Cbe，Qs和Cs非線(xiàn)性的分壓作用，一小部分的信號出現在輸出端上。因此 式中Av是晶體管Qclp的增益，近似等于1。 HMF是本設計中影響最大的誤差，對噪聲和諧波都有影響。應當減小饋通的影響，饋通可以通過(guò)增大采樣電容Cs來(lái)減少，但是這種方法會(huì )增加功率耗散，因為必須增加電流來(lái)驅動(dòng)更大的采樣電容Cs。因此，采用了圖2中PM2、Qclp組成的電壓穩定結構，把采樣電容Cs保持的信號直接復制到A點(diǎn)，即用Cs保持的信號本身來(lái)穩定A點(diǎn)的電壓。其中PM2起電壓提升作用，用以抵消信號在Qclp發(fā)射結上的電壓下降。這一結構能夠消除Cbe，Qs和Cs非線(xiàn)性的分壓作用，非常有效地改善了噪聲和諧波的性能。 3 版圖設計 整個(gè)采保電路的版圖采用標準0．35μm兩層多晶三層鋁布線(xiàn)BiCMOS工藝進(jìn)行設計。采保電路的采樣速率達到800 Msps，版圖中引入的寄生電容和電阻的引入對電路性能影響很大，給版圖設計提出了很高的要求。因此，版圖設計中應重點(diǎn)解決信號間的串擾、時(shí)鐘信號對模擬信號的干擾、各種元件的匹配以及連線(xiàn)延遲等對采樣保持電路性能產(chǎn)生影響的關(guān)鍵問(wèn)題。最終版圖如圖3所示。 4 仿真結果 本設計采用BiCMOS工藝，提供了0．35μm的CMOS和46 GHz fT的SiGe HBT。用Cadence Spectre仿真，電源電壓為3．3 V，功耗為44 mW。為了減小基座誤差，采用兩相非重疊時(shí)鐘，時(shí)鐘擺幅為400 mV，如圖4所示。 圖5是在相干采樣、每周期只采樣2個(gè)點(diǎn)的最嚴酷情況下的采樣包絡(luò )圖，輸入信號幅度為1 Vpp，輸入頻率為387．5 MHz，采樣頻率為800 MHz。此時(shí)仿真法得出的SFDR為一52．8 dB，如圖6所示。THD為一50．4 dB。 5 結語(yǔ) 設計了一種基于BiCMOS工藝的高速采樣保持電路，該工藝提供了O．35μm的CMOS和46 GHz fT的SiGe HBT。電路中使用了差分開(kāi)關(guān)射極跟隨器，使電路結構較為簡(jiǎn)單并且可以用于中精度、高速ADC。在Cadence Spectre環(huán)境下進(jìn)行仿真，當輸入信號為387．5 MHz，1 Vpp的正弦波，采樣速率為800Msps時(shí)，該采樣保持電路的SFDR達到一52．8 dB，THD達到一50．4 dB，對應于8 bit的分辨率；在3．3 V電源電壓下的功耗為44 mW。 |
