|
1.如何在MODELSIM中仿真ISE的IP核 明德?lián)P分享的在MODELSIM中仿真帶IP核的XILINX工程方法，一步步教你怎么添加仿真庫，怎么實(shí)現ISE的IP核的仿真詳細步驟。 
在MODELSIM中仿真XILINX工程.pdf
(903.02 KB)
2.紅外接收verilog工程分享 實(shí)測可用 明德?lián)P分享的紅外接收工程，該工程甚至至簡(jiǎn)設計法實(shí)現，已經(jīng)在板子上親測可用。需要該功能的，添加verilog文件就可以使用了。 
紅外接收2.rar
(803.97 KB)
3.基于至簡(jiǎn)設計法的數字時(shí)鐘設計 數字時(shí)鐘是常見(jiàn)的畢業(yè)設計題目，看看如何使用至簡(jiǎn)設計法來(lái)設計數字時(shí)鐘。
基于至簡(jiǎn)設計法的數字時(shí)鐘設計.pdf
(231.93 KB)
4.至簡(jiǎn)設計法中的四段式狀態(tài)機 現在流行的狀態(tài)機設計，一般可分為一段式、兩段式和三段式，然而我們明德?lián)P卻發(fā)明了四段式狀態(tài)機，并制定了一些規則，從此設計再不用胡思亂想，套用模板，填好關(guān)鍵信號就完成了，簡(jiǎn)單又不會(huì )出錯！
至簡(jiǎn)設計法中的四段式狀態(tài)機.pdf
(165.08 KB)
5.基于PWM的LED燈代碼 實(shí)測可用 明德?lián)P分享的調制PWM驅動(dòng)LED工程,利用脈沖寬度調制調制出幾個(gè)不同寬度的脈沖來(lái)驅動(dòng)LED燈，添加verilog文件即可使用。
基于至簡(jiǎn)設計法實(shí)現的PWM調制verilog.rar
(206.48 KB)
6.籃球倒計時(shí)verilog代碼分享 實(shí)測可用 明德?lián)P設計的倒計時(shí)案例工程,24秒倒計時(shí)，實(shí)現可暫�？蓮臀�,添加代碼即可使用。
倒計時(shí)案例.rar
(928.28 KB)
7.鬧鐘工程代碼分享 明德?lián)P設計的鬧鐘工程案例，有24小時(shí)時(shí)鐘計數器，可設定鬧鐘時(shí)間，可修改時(shí)鐘時(shí)間，當到達鬧鐘設定時(shí)間時(shí)則蜂鳴器響。
鬧鐘.rar
(544.24 KB)
8.基于至簡(jiǎn)設計法實(shí)現的萬(wàn)年歷功能 明德?lián)P至簡(jiǎn)設計法實(shí)現的萬(wàn)年歷案例，具有年月日計數器，時(shí)間設定功能，自主判斷大月小月平閏年的功能，添加verilog代碼即可使用。
萬(wàn)年歷.rar
(442.74 KB)
|
