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至簡(jiǎn)設計法經(jīng)典案例2 例2. 當收到en=1后，dout間隔3個(gè)時(shí)鐘后，產(chǎn)生寬度為2個(gè)時(shí)鐘周期的高電平脈沖。 如上面波形圖所示，在第3個(gè)時(shí)鐘上升沿看到en==1，間隔3個(gè)時(shí)鐘后，dout變1，再過(guò)2個(gè)時(shí)鐘后，dout變0。 根據案例1的經(jīng)驗，出現大于1的數字時(shí)，就需要計數。我們這里有數字2和3，建議的計數方式如下。 當然，其他計數方式最終也能實(shí)現功能。但明德?lián)P的總結是上面方式最好，實(shí)現的代碼將是最簡(jiǎn)的，其他方式則稍微復雜。 接下來(lái)判斷計數器的加1條件。與案例1不同的是，計數器加1區域如下圖陰影部分，但圖中沒(méi)有任何信號來(lái)指示此區域。 為此，添加一個(gè)名字為“flag_add”的信號，剛好覆蓋了陰影部分，如下圖。 補充該信號后，計數器的加1條件就變?yōu)?/font>flag_add==1，并且是數5個(gè)。代碼如下： flag_add有2個(gè)變化點(diǎn)，變1和變0。變1的條件是收到en==1，變0的條件是計數器數完了，因此代碼如下： dout也有2個(gè)變化點(diǎn)：變1和變0。變1的條件是“3個(gè)間隔之后”，也就是“數到3個(gè)的時(shí)候”；變0的條件是數完了。代碼如下： 至此，我們完成了主體程序的設計，接下來(lái)是補充module的其他部分。 將module的名稱(chēng)定義為my_ex2。并且我們已經(jīng)知道該模塊有4個(gè)信號：clk、rst_n、en和dout。為此，代碼如下： 其中clk、rst_n和en是輸入信號，dout是輸出信號，并且4個(gè)信號都是1比特的，根據這些信息，我們補充輸入輸出端口定義。代碼如下： 接下來(lái)定義信號類(lèi)型。 cnt是用always產(chǎn)生的信號，因此類(lèi)型為reg。cnt計數的最大值為4，需要用3根線(xiàn)表示，即位寬是3位。add_cnt和end_cnt都是用assign方式設計的，因此類(lèi)型為wire。并且其值是0或者1，1個(gè)線(xiàn)表示即可。因此代碼如下： dout是用always方式設計的，因此類(lèi)型為reg。并且其值是0或者1，1根線(xiàn)表示即可。因此代碼如下： flag_add是用always方式設計的，因此類(lèi)型為reg。并且其值是0或者1，1根線(xiàn)表示即可。因此代碼如下： 至此，整個(gè)代碼的設計工作已經(jīng)完成。整體代碼如下：
經(jīng)過(guò)這個(gè)案例，我們做一下總結：在設計計數器的時(shí)候，如果計數區域沒(méi)有信號來(lái)表示時(shí)，可補充一個(gè)信號flag_add。 |
