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工程說(shuō)明 AT93C46在DI接收到讀指令時(shí)，地址被解碼，數據在DO引腳上串行輸出。寫(xiě)周期是完全自主調時(shí)的，在寫(xiě)入之前不需要單獨的擦除周期。本項目要求AT93C46完成讀和寫(xiě)功能的混合功能。 案例補充說(shuō)明 本案例要求實(shí)現一個(gè)AT93C46的接口能夠根據命令，實(shí)現EWEN、WRITE和READ功能，在這里我們提供了具體的設計思路： 1. 上游模塊在rdy=1時(shí)，給出start命令，開(kāi)始進(jìn)行EWEN、WRITE或者READ操作；在rdy=0期間，start命令無(wú)效。 2. 當start有效時(shí)，如果mode=0表示進(jìn)行EWEN操作；mode=1表示進(jìn)行WRITE操作；mode=2表示進(jìn)行READ操作。 3. 當start有效時(shí)，addr和wdata有效。 4. 當進(jìn)行EWEN操作時(shí)，將addr寫(xiě)入at93c46。 5. 當進(jìn)行WRITE操作時(shí)，將addr和wdata寫(xiě)入at93c46。 當進(jìn)行READ操作時(shí)，將addr寫(xiě)入at93c46，并從at93c46讀到數據，通過(guò)rdata和rdata_vld返回給上游模塊。代碼文檔說(shuō)明 
EEPROM接口的FPGA實(shí)現.rar
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