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ASIC設計服務(wù)暨IP研發(fā)銷(xiāo)售廠(chǎng)商智原科技(Faraday Technology Corporation, TWSE: 3035)發(fā)表基于聯(lián)電40eHV與40LP工藝的新一代內存編譯器(SRAM compiler)。該編譯器結合聯(lián)電最新的0.213um 2 存儲單元(bit cell)技術(shù)與智原科技的優(yōu)化存儲器外圍電路設計，可自動(dòng)輸出具有世界最小單元面積的存儲區塊，尤其在40eHV的工藝節點(diǎn)，可顯 著(zhù) 地為行動(dòng)裝置顯示器驅動(dòng)芯片(MDDI)相關(guān)應用降低成本。 聯(lián)電推出40eHV與40LP工藝最小的0.213um2儲存單元后，智原立即率先推出相對應的SRAM編譯器。相較于原先的0.242um2版本，新推出的編譯器在各種不同存儲大小與結構配置條件下，可縮小存儲面積比例達15%~30%。而透過(guò)智原優(yōu)化的存儲器外圍電路，可在不影響性能的情況下進(jìn)一步縮小面積、降低功耗；相較于某些使用相同0.213 um 2 儲存單元的客制化存儲器，智原的方案可減少面積的比例約20%，為Full HD與WQHD顯示器驅動(dòng)芯片等講究SRAM IP面積的應用提供關(guān)鍵性的競爭優(yōu)勢。 智原科技總經(jīng)理王國雍表示： “ 40納米將是生命周期很長(cháng)的工藝，而聯(lián)電的40納米工藝無(wú)論在IP、成本、良率與產(chǎn)能上都相當具有競爭力。智原將持續強化40納米的IP解決方案，相信這個(gè)0.213um 2 的內存編譯器將可為客戶(hù)帶來(lái)立即而明顯的效益。 ” |
