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目前在高速公路、交通、電子警察、監控、安防、工業(yè)自動(dòng)化、電力、海關(guān)、水利、銀行等領(lǐng)域視頻圖像、音頻、數據、以太網(wǎng)、電話(huà)等光端機開(kāi)始普遍大量應用。 由于數字光端機具有傳輸信號質(zhì)量高，沒(méi)有模擬調頻、調相、調幅光端機多路信號同傳時(shí)交調干擾嚴重、容易受環(huán)境干擾影響、傳輸質(zhì)量低劣、長(cháng)期工作穩定性差的缺點(diǎn)，因此許多大型重點(diǎn)工程已普遍采用數字光端機。 系統框架與工作原理 整個(gè)系統由核心控制模塊FPGA、音頻采樣編解碼模塊、視頻分離模塊、視頻放大模塊、視頻A/D和D/A轉換模塊、并串/串并轉換模塊、光纖調制收發(fā)模塊、電源控制模塊和485數據傳輸模塊。圖1是該系統的系統框圖。 圖1 系統結構框圖 系統的工作原理為：光端機系統分為兩部分，分別為：發(fā)射機和接收機。在發(fā)射端，來(lái)自監視器或其他視頻源的視頻信號首先經(jīng)過(guò)發(fā)射板上的視頻濾波網(wǎng)絡(luò )去除噪聲干擾信號，然后對該視頻信號進(jìn)行視頻分離和視頻放大。視頻分離模塊得到視頻信號的行、場(chǎng)同步信號以及奇偶場(chǎng)信號、視頻鉗位等重要的視頻信息。接下來(lái)，對放大后的視頻信號進(jìn)行A/D轉換，得到的數字化的視頻信號送入系統主控核心FPGA中。與此同時(shí)，如果系統檢測到了有音頻信號的存在，則對其進(jìn)行音頻濾波、音頻數字化采樣以及音頻PCM編碼。經(jīng)過(guò)PCM編碼后的音頻信號，送入系統主控核心FPGA中。反向數據傳輸主要是485信號，該信號也送入到FPGA。這樣，系統主控核心FPGA對來(lái)自不同模塊的視頻、音頻、數據等信號整合，時(shí)分復用地將各個(gè)信號編碼成8位并行信號流送入到并串轉換模塊。信號流經(jīng)過(guò)并串轉換后變成高速的LVDS信號驅動(dòng)光纖收發(fā)模塊以波分復用的方式完成了電/光變化和光發(fā)射。在光端機的接收端，經(jīng)過(guò)以上的逆過(guò)程，完成對原始信號的恢復。 系統硬件組成 1 FPGA核心控制器 系統的核心控制部分是整個(gè)系統的心臟，為了滿(mǎn)足對高速、多路數據流的實(shí)時(shí)處理，要求系統核心控制器必須有較高的工作頻率和反應能力。其次，對于系統時(shí)分復用部分，為了信號的同步化，需要系統核心控制器內嵌RAM和FIFO等功能塊。此外，同時(shí)作為嵌入式系統，處理器必須有著(zhù)低功耗的要求。目前，FPGA處理器已經(jīng)遍及工業(yè)控制、消費電子產(chǎn)品、通信系統等各類(lèi)產(chǎn)品市場(chǎng)。按照低成本、低功耗、小體積、多功能及較為強大的數據處理能力，Altera公司CycloneII系列的EP1C3144是一個(gè)非常好的選擇。 圖2 視頻分離硬件電路 2 視頻分離模塊 視頻信號中除了包含圖像信號之外，還包括了行同步信號、行消隱信號、場(chǎng)同步信號、場(chǎng)消隱信號以及槽脈沖信號、前均衡脈沖、后均衡脈沖等，因此,若要對視頻信號進(jìn)行采集，就必須準確地把握各種信號間的邏輯關(guān)系。LM1881就是針對視頻信號的同步分離而生產(chǎn)的，它為視頻信號的處理提供了極大的方便。此處電路設計如圖2所示。 LM1881可以從0.5～2V的標準負極性NTSC制、PAL制、SECAM制視頻信號中提取復合同步場(chǎng)同步、奇偶場(chǎng)識別等信號，這些信號都是圖像數字采集所需要的同步信號，有了它們，便可確定采集點(diǎn)在哪一場(chǎng)，哪一行。LM1881也能對非標準的視頻信號進(jìn)行同步分離，通過(guò)固定的時(shí)間延遲產(chǎn)生默認的輸出作為場(chǎng)同步輸出。 圖3 A/D轉換硬件電路 3 A/D和D/A轉換模塊 此處的A/D轉換電路主要用來(lái)對視頻濾波，放大后的視頻信號進(jìn)行數字化變換。電視圖像信號的帶寬理論計算值為7.37MHz，實(shí)際取5.5275MHz。由香農定理知，ADC的采樣頻率應該大于2倍的圖像最高頻率，所以ADC采用ADI公司的AD9280，工作頻率為32MHz。該ADC具有良好的差分非線(xiàn)性度、模擬輸入超出轉換量程提示、內建自流電平回復和可調片內電壓基準源等優(yōu)勢。 此處A/D轉換電路設計如圖3所示。 接收端A/D轉換電路主要完成對數字化后的視頻信號的模擬變換，還原出標準的視頻信號。此處選用的DAC為ADI公司的高速AD9708。 AD9708采用+3V或+5V單電源供電，兩路電流輸出，轉換速率高達125MHz，建立時(shí)間不大于35ns，轉換精度為1/4 LSB。在+5V電源供電的情況下，其功耗為175mW；在+3V電源供電的情況下，其功耗為45mW。 為了特殊的需要，AD9708還兼容8位、10位和12位并行數據輸入。當AD9708被設置成8位數據輸入時(shí)，只要把管腳1設為最高輸入有效數據位（MSB），管腳8設為最低輸入有效數據位（LSB）即可。引腳1（DB13）：最高輸入有效數據位；引腳2～13（DB12～DB1）：數據輸入端；引腳14（DB0）：最低輸入有效。 4 并串/串并模塊 低壓差分信號是由ANSI/TIA/EIA-644-1995定義的用于高速數據傳輸的物理層接口標準（LVDS）。它具有超高速(速率可達1.4Gb/s)、超低功耗和低電磁輻射等特性，因而是在銅介質(zhì)上實(shí)現千兆位速率通信的優(yōu)選方案。而總線(xiàn)形低壓差分信號LVDS是LVDS技術(shù)在多點(diǎn)通信領(lǐng)域的擴展，它要求有更大的驅動(dòng)電流(10mA)和更好的阻抗匹配設計。 SN65LV1023和SN65LV1224是TI公司推出的10位總線(xiàn)型低壓差分信號的應用芯片組。其中SN65LV1023是可將10位并行CMOS或TTL數據轉換為具有內嵌時(shí)鐘的高速串行差分數據流的串化器；而SN65LV1224則是接收該差分數據流并將它們轉換為并行數據的解串器，它同時(shí)又可以重建并行時(shí)鐘。采用該器件組進(jìn)行數據串化時(shí)采用的是內嵌時(shí)鐘，這樣可有效地解決由于時(shí)鐘與數據的不嚴格同步而制約高速傳輸的瓶頸問(wèn)題。此處的硬件電路設計如圖4所示。 圖4 并串轉化硬件示意圖 系統軟件設計 系統軟件主要是對系統控制核心的FPGA的編程。整個(gè)程序基于模塊化、結構化的軟件開(kāi)發(fā)思想編寫(xiě)。所用的開(kāi)發(fā)工具是Altera公司出品的FPGA集成開(kāi)發(fā)環(huán)境QuartusII，開(kāi)發(fā)語(yǔ)言采用當今比較流行的大規模集成電路Verilog開(kāi)發(fā)語(yǔ)言。 系統軟件功能實(shí)現了A/D控制模塊、語(yǔ)音編碼控制模塊、并串轉換控制模塊、串并轉換控制模塊、D/A控制模塊、語(yǔ)音解碼控制模塊和反向數據的收發(fā)控制模塊。 1 A/D控制模塊 A/D控制模塊以FPGA為主控核心，為AD9280提供采樣時(shí)鐘；同時(shí)采集AD9280A/D轉換后的數字量。 FPGA系統時(shí)鐘頻率為32MHz，對于A(yíng)D9280的采樣時(shí)鐘為16MHz，對系統時(shí)鐘進(jìn)行二分頻后提供給AD9280。同時(shí)，在分頻后的輸出時(shí)鐘的上升沿對A/D轉換的結果進(jìn)行讀取，讀取的結果存入FPGA中進(jìn)行下一步應用。程序如下所示。 module AdControl(clk_in,reset,ad_data,clk_out,data_reg); input clk_in,reset; input [0:7]ad_data; output clk_out; output [0:7]data_reg; reg [0:7]data_reg; reg clk_out; always@(posedgeclk_in) begin if(reset) clk_out＜=0; else clk_out＜="clk_out; end always@(posedgeclk_out) begin data_reg＜=ad_data; end endmodule 其中，clk_in為FPGA系統輸入時(shí)鐘；clk_out為分頻后提供給ADC的采樣時(shí)鐘；reset為復位端，高電平復位；ad_data是A/D轉換后得到的數字量；data_reg 用來(lái)存儲A/D轉換后的數字量。 2 語(yǔ)音編碼控制模塊 語(yǔ)音編碼控制模塊主要完成對PCM編碼芯片提供數據編碼時(shí)鐘、數據使能控制以及編碼后的數據接收。 此處程序如下所示。 module PcmControl(clk_in,reset,tdd,tdc,tde,pcm_data); …… always@(posedgeclk_in) begin if(reset) begintdc＜=0; end elsebegin if(cnt0==7) begin tdc＜="tdc; cnt0＜=0; end else cnt0＜=cnt0+1; end end always@(posedgetdc) begin if(cnt1==140) begin tde＜="tde; cnt1＜=0; end else cnt1＜=cnt1+1; end always@(posedgetdc) begin pcm_data＜=tdd; end endmodule 其中，clk_in是FPGA系統時(shí)鐘，reset為系統復位信號。信號tdd是PCM編碼芯片的輸出；信號pcm_data用來(lái)存放PCM編碼數據；信號tdc是PCM編碼時(shí)鐘信號；信號tde是PCM編碼使能時(shí)鐘。 3 并串轉換控制模塊 系統主控核心FPGA對數字化的視頻、語(yǔ)音信號進(jìn)行時(shí)分復用后，將視頻語(yǔ)音混合信號送給并串轉換器。并串轉換模塊主要實(shí)現對并串轉換器的時(shí)序控制，使能控制和數據輸入控制。此處的部分程序如下所示。 moduleSnControl (clk_in,fpga_data,sn_clk,sn_data,sncontrol); input clk_in; input [0:9]fpga_data; output [0:9]sn_data; output sn_clk,sncontrol; reg sn_clk,sncontrol; reg [0:9]sn_data; always@(posedgeclk_in) begin sn_clk＜="sn_clk; end always begin sncontrol＜=1; end always@(posedgesn_clk) begin sn_data＜=fpga_data; end endmodule 其中，clk_in是FPGA系統時(shí)鐘，信號sn_clk是并串轉換器的轉換時(shí)鐘；信號fpga_data是FPGA對視頻、語(yǔ)音時(shí)分復用編碼后的數據；信號sn_data是并串轉換器的輸入數據；信號sncontrol是并串轉換器的編碼使能時(shí)鐘。 4 D/A控制模塊 D/A控制模塊主要用來(lái)控制AD9708，對來(lái)自串并轉換后的數據，FPGA首先進(jìn)行時(shí)分解復用，然后將視頻信號部分發(fā)送給AD9708，同時(shí)配合DAC的轉換時(shí)鐘，該時(shí)鐘信號是通過(guò)并串轉換器恢復出來(lái)的發(fā)射端系統的發(fā)射時(shí)鐘。 結語(yǔ) 此套數字式光端機系統，實(shí)現了各個(gè)監控點(diǎn)和總監控室的信號遠程傳輸。各監控點(diǎn)的攝像頭傳回視頻信號，總監控室通過(guò)485數據接口線(xiàn)對各個(gè)攝像頭進(jìn)行遠程控制。遠程兩端之間還可以進(jìn)行話(huà)音通信。具有一定的使用價(jià)值和工程意義。 |
